[计算机软件及应用]4VHDL设计初步.pptVIP

数据类型 数据对象 信号属性 时钟检测 VHDL库 程序包 时序电路 异步时序 前节回顾 4.3 一位二进制全加器的VHDL设计 图4-10半加器h_adder电路图 图4-11 全加器f_adder电路图 半加器h_adder逻辑功能真值表 a b so co 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 4.3.1 半加器描述 例4-18： --或门逻辑描述 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY or2a IS PORT (a, b : IN STD_LOGIC ; c : OUT STD_LOGIC ); END ENTITY or2a ; ARCHITECTURE one OF or2a IS BEGIN c=a OR b ; END ARCHITECTURE one; 例4-16：半加器描述1 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY h_adder IS PORT (a, b : IN STD_LOGIC ; co, so : OUT STD_LOGIC ); END ENTITY h_adder ; ARCHITECTURE fh1 OF h_adder IS BEGIN so=NOT (a XOR (NOT b)); co=a AND b ; END ARCHITECTURE fh1 ; 半加器h_adder逻辑功能真值表 a b so co 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 4.3.1 半加器描述 例4-17：半加器描述2 …. ARCHITECTURE fh1 OF h_adder IS SIGNAL abc : STD_LOGIC_VECTOR (1DOWNTO 0) ; BEGIN abc = a b; PROCESS (abc) BEGIN CASE abc IS WHEN “00” = so=‘0’ ; co=‘0’; WHEN “01” = so=‘1’ ; co=‘0’; WHEN “10” = so=‘1’ ; co=‘0’; WHEN “11” = so=‘0’ ; co=‘1’; WHEN OTHERS = NULL ; END CASE; END PROCESS ; END fh1; -- CASE 语句 -- 标准逻辑 矢量数据类型 -- 并置操作符 半加器h_adder逻辑功能真值表 a b so co 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 4.3.2 CASE语句 2. 标准逻辑矢量数据类型STD_LOGIC_VECTOR 在使用STD_LOGIC_VECTOR中，必须注明其数组宽度，即位宽，如： B : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ； 或 SIGNAL A ：STD_LOGIC_VECTOR(1 TO 4) STD_LOGIC_VECTOR类型与STD_LOGIC一样，都定义在STD_LOGIC_1164程序包中，但后者属于标准位类型，而前者被定义为标准一维数组。数组中的每一个元素的数据类型都是标准逻辑位STD_LOGIC。 B = ; --B(7)为‘0’ B(4 DOWNTO 1) = “1101”; --B(4)为“1” B(7 DOWNTO 4) = A; --B(6)等于A(2) 4.3.2 CASE语句 3. 并置操作符 ? 以下是一些并置操作示例： SIGNAL a : STD_LOGIC_VECTOR (3 DOWNTO 0) ; SIGNAL d : STD_LOGIC_VECTOR (1 DOWNTO 0) ; ... a = 1?0?d(1)?1 ; -- 元素与元素并置，并置后的数组长度为4 ... IF a ? d = 101011 THEN ... –- 在IF条件句中可以使用并置符 4.3.2 CASE语句 1. CASE语句 CASE语句的一般表式是： CASE 表达式 IS When 选择值或标识符 = 顺序语句; ... ; 顺序语句 ； When 选择值或标识符 = 顺序语句; ...