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[信息与通信]基本逻辑电路的VHDL设计
第五章 基本逻辑电路的VHDL设计
基本逻辑电路：
组合逻辑电路、
时序逻辑电路
一 组合逻辑电路设计
简单门电路、编码器、译码器、
加法器、多路选择器、三态门等。
1
5.1 组合逻辑电路设计
1、基本门电路
2
2、编码器
设计一个8 输入优先级编码器，y0 级别最低，
y7 级别最高；输出为3位编码。
Y7=1 Vec=111
Y6=1 Vec=110
Y5=1 Vec=101
Y4=1 Vec=100
Y3=1 Vec=011
Y2=1 Vec=010
Y1=1 Vec=001
Y0=1 Vec=000
3
方法1：利用 if 多选择语句自顶向下的优先特性
4
方法2：进程内为顺序语句，最先描述优先级最低，
最后描述优先级最高，可实现优先级编码。
5
方法3：利用条件赋值语句
architecture behavior of priority is
begin
vec = “111” when y7 = ‘1’ else
“110” when y6 = ‘1’ else
“101” when y5 = ‘1’ else
“100” when y4 = ‘1’ else
“011” when y3 = ‘1’ else
“010” when y2 = ‘1’ else
“001” when y1 = ‘1’ else
“000” when y0 = ‘1’ else
“XXX”;
end behavior;
6
3、译码器
译码器是编码器的逆过程。如 3-8 译码器：
sel=000 Y
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