[信息与通信]常用EDA工具软件.ppt

* * 将ModelSim信号（Signal）窗口中的复位输入信号clr用鼠标点亮选中后，执行“Edit”→“force…”命令，在弹出的被选信号激励（Force Selected Signal）对话框中将“Value:”中的数值改写为1，则为clr当前赋1值。另外，“Delay For:”中的值是信号赋值前的延迟时间，“Cancei After:”中的值是仿真取消后的值，这两个参数一般可以不填。被选激励信号的值确定后，按“OK”键结束Force赋值操作。 为clr赋值的对话框 * * 将ModelSim的Signal窗口中的时钟输入信号clk用鼠标点亮选中后，执行“Edit”→“Clock…”命令，在弹出的定义时钟（Define Clock）对话框中，时钟信号的主要参数基本设置好，其中“Period”参数是时钟的周期，已经预先设置为100标准单位；“Duty”参数是时钟波形的高电平持续时间，已经预先设置为50个标准单位，表示预先设置的Clock的占空比为50％，即方波。另外，“offset”参数是补偿时间，“Cancel”参数是取消时间。Clock设置完毕后按“OK”键确定。 定义时钟对话框 * * 当全部激励信号设置完毕后，将ModelSim的Signal窗口中全部端口信号用鼠标点亮选中，然后执行“Add”→“Wave”→“Selected Signals”命令，即可将选中的端口信号加入到ModelSim的波形（Wave）窗口中。 选择端口信号操作示意图 * * （3）仿真设计文件 执行“View”→“Signals”命令，打开波形（Wave）窗口。在Wave窗口的工具栏中，各主要按键的功能如图所示。 表示驱动器 停止 运行全程 继续运行 运行 重新开始 缩小2x 放大2x 波形窗口 * * 按动ModelSim的波形窗口上的“运行”按键，仿真波形将按照按一次键输出一个时钟周期的方式对设计电路进行仿真。在仿真期间，可以用ModelSim的Signal窗口，改变复位信号clr的值，来验证复位信号的功能。 十进制加法计数器cnt10m的仿真波形 * * 6.2.3 ModelSim与MAX+plusII的接口 ModelSim是一种快速仿真工具，但对设计文件的输入编辑与编译不如MAX+plusII那样方便快捷。因此，在EDA设计过程中，设计者常用MAX+plusII来完成HDL设计文件的输入编辑与编译，再用ModelSim对设计文件进行仿真。由于ModelSim是编译型仿真器，使用编译后的HDL库进行仿真，因此在进行仿真前，必须编译所以待仿真的HDL文件成为仿真库，在编译时获得优化，提高仿真速度。 * * 编译时执行“Compile”→“Compile…”命令，在弹出的在弹出的“Compile HDL Source File”对话框的“查找范围：”栏目输入或选择MAX+plusII设计文件夹，则该文件中的HDL源文件将全部出现在对话框中，然后用鼠标将选中的源文件点黑选中，或者直接把选中的源文件名输入“文件名”栏目中，按“Compile”按钮，即可对源程序进行编译。编译成功后，选中源文件的设计实体就会出现在work库中。 ModelSim的编译方式界面 * * ModelSim仿真属于功能仿真，输出波形没有延迟。为了对设计文件进行门级时序仿真，必须用MAX+plusII对设计文件进行综合和适配，再把适配后的网表文件导入到ModelSim仿真环境中进行门级时序仿真。 MAX+plusII支持多种VHDL和Verilog HDL网表格式，不同的网表格式ModelSim仿真处理不同，因此在MAX+plusII中还必须进行设置。在MAX+plusII对设计文件进行编译时，可以执行“Interface”→“VHDL Netlist Writer Settings…”命令，对VHDL的网表格式进行设置；执行“Interface”→“Verilog Netlist Writer Settings…”命令，对Verilog HDL的网表格式进行设置。在MAX+plusII中已将VHDL的网表格式默认设置为“VHDL Output File[.vho]”文件，将Verilog HDL的网表格式默认设置为“Verilog Output File[.vo]”文件。 * * 在对VHDL或Verilog HDL设计文件进行编译前，打开MAX+plusII 的“Interface”界面，将“VHDL Netlist Writer”和“Verilog Netlist Writer”选项前加上“√”，如图所示，则在对设计文件进行编译后，生成VHDL网表文件.vho，或者Verilog HDL的网表文件.vo。 在MAX