[信息与通信]EDA技术及应用--class.ppt

电子设计自动化 任课教师：徐辉 联系电话E-mail：xuhui@ 课程简况 课程简况 第1章 EDA技术概述 1.1 EDA技术及其发展过程 1.1.1 EDA技术的发展过程 1.1.2 EDA技术的基本特征 1.1.3 EDA技术的常用设计工具 1.2 硬件描述语言 1.3 可编程逻辑器件及其发展趋势 1.4 基于EDA技术进行数字系统设计的优越性 一．数字系统的概念 三、数字系统设计流程 1.5 EDA技术的发展方向 第五章 VDHL程序设计介绍 5.1 VHDL程序的基本结构 5.1.1 实体说明 5.1.2 结构体 5.1 VHDL程序的基本结构 5.1.3 库、程序包 1. 库 2.程序包 5.1 VHDL程序的基本结构 5.1.4 配置 5.2 VHDL语言要素 5.2.1 VHDL的文字规则 5.2.1 VHDL的文字规则 5.2.2 数据对象(DATA OBJECTS) 5.2.3 数据类型 5.2.4 运算符 VHDL语言要素小结 5.3 VHDL程序的并行语句 5.3.1 进程语句 5.3.2 块语句（BLOCK） 5.3.3并行信号赋值语句 5.3.4并行过程调用语句 5.3.5并行断言语句 5.3.6类属（Generic）语句 5.3.7元件例化语句 5.3.8生成（Generate）语句 5.3 并行语句 小结 5.4 顺序语句 5.4.1 wait语句 5.4.2 if语句 5.4.3 case语句 5.4.4 LOOP语句 5.4.5 NEXT语句 5.4.6 EXIT语句 5.4.7 null语句 5.4.8 顺序断言（ASSERT)语句 VHDL 小结 5.5 VDHL程序设计实例 5.5.1 常用组合电路的设计 门电路 编码器与译码器 数据选择器 数据比较器 加法器 5.5.2 常用时序电路的设计 时钟及复位信号的处理 触发器设计 寄存器设计 计数器设计 5.6 有限状态机 5.6.1 状态机的分类 5.6.2 状态机的设计实现 1. 状态图 2. 状态机的设计步骤 5.6.3 Moore型状态机的复位 5.6.4 Moore 型状态机的信号输出方式 1. 同步信号输出方式 2. 状态直接输出的方式 3. 并行译码的信号输出方式 5.6.5 状态机剩余状态处理 第2章 可编程逻辑器件基础 2.1 PLD的基本结构和表示方法 2.1.1 PLD的与或阵列结构 2.1.2 PLD与或阵列的表示方法 2.1.3 PLD的查找表结构 2.2 PLD的分类 2.3.2 输出逻辑宏单元（OLMC）的结构与原理 2.3.3 GAL的主要特点 2.4 CPLD的结构及特点 2.4.1 Lattice公司ispLSI器件的结构 2.5 FPGA的结构特点 第3章 Altera公司的CPLD/FPGA介绍 3.1 Altera公司的器件系列 一、Altera的CPLD 二、Altera的FPGA 三、宏功能块及IP核 3.5 CYCLONE II器件介绍 3.5.1 Cyclone II器件的主要特性和基本结构 Cyclone II器件的基本结构 3.3.2 Cyclone II器件的主要资源介绍 第4章 PLD的边界扫描测试技术与编程下载 4.2 Altera公司CPLD/FPGA的编程下载 4.2.2 CPLD器件的配置 4.2.3 FPGA器件的配置 FPGA/CPLD系统示意图 1.FLEX系列：10K、10A、10KE 2.ACEX 1K系列： 基于查找表结构的低成本FPGA，集成度在3万到几十万门之间 3.APEX系列：20K、20KE 3万门到150万门，多核结构设计的FPGA 4. Cyclone系列： Cyclone、 Cyclone II、Cyclone III 全铜、1.2V/1.5V、90nm/130nm的SRAM工艺，成本低，容量高，速度快 5. Stratix系列: Stratix、 Stratix II、 Stratix III 大容量存储资源，三种嵌入式存储模块类型适应设计的需求 多种DSP模块使stratix器件具备大数据量的数字信号处理能力 支持多种I/O标准和高速接口 采用嵌入式锁相环（PLL）管理片内和片外时钟 ，具备时钟管理功能 Nios嵌入式处理器 器件配置和远程系统升级 为了支持SOPC的实现，Altera提供了性能优良的宏模块、IP核以及系统集成等完整的解决方案，减少了设计风险，缩短开发周期，提高所设计系统的总体性能。 IP模块的两种开发方式： AMPP（Al