chp10安腾高性能处理机体系的结构.pptVIP

传统流水线与安腾处理机比较 10.4指令级并行机制 10.4指令级并行机制 二、推测技术 1、存储器访问延迟与指令级并行 在现代计算机体系结构中，多级存储体系能够有效提高存储系统的性能价格比。但是，在多个功能单元实现并行处理的处理机中，执行指令的速度仍然受到存储器访问速度的制约。 现代RISC处理机用专用指令访问内存，取数指令往往成为影响处理机性能的瓶颈。见下图看一下取数指令对处理机并行执行指令的影响。 取数指令对处理机并行执行指令的影响 给出的实例显示了取数指令对处理机并行执行指令的影响。现利用具有四个并行执行单元的超标量处理机完成如下的指令序列：①load(a)//从内存单元取数至寄存器a②k=k+1③i=i-1④n=n+3⑤q=q+a假设所有的算术运算指令可以在一个时钟周期中完成，而访存指令需要三个时钟周期。前四条指令可以分别安排在四个执行单元中并行执行。如果load指令所要访问的内存单元并没有被调入cache，那么load指令直接访问内存需要三个时钟周期才能执行完毕。而第五条指令依赖于load指令取得的操作数，所以在执行第五条指令之前需要等待两个时钟周期，从而所有的执行单元都必须闲置两个时钟周期，这就大大降低了执行效率。 10.4指令级并行机制 10.4指令级并行机制 2、控制推测 解决处理机访存延迟的办法就是将访存操作尽可能提前执行。 在安腾处理机