[工学]第03章 VHDL语法基础.pptVIP

过程调用语句在进程内部执行时，它是一种顺序语句；过程调用语句在结构体的进程之外出现时，它作为并发语句的形式出现。作为并行过程调用语句，在结构体中他们是并行执行的，其执行顺序与书写顺序无关。 ASSERT 条件 [REPORT 报告信息] [SEVERITY 出错级别] 参数传递语句（GENERIC）主要用来传递信息给设计实体的某个具体元件，如用来定义端口宽度、器件延迟时间等参数后并将这些参数传递给设计实体。 元件调用就是将预先设计好的设计实体定义为一个元件，然后利用映射语句将此元件与当前设计实体中的指定端口相连，从而为当前设计实体引入了一个低一级的设计层次。 元件调用语句也是一种并行语句，各个例化语句的执行顺序与例化语句的书写顺序无关，而是按照驱动的事件并行执行的。 将现成元件的端口信号映射成高层次设计电路中的信号。各模块之间、各元件之间的信号连接关系就是用这种语句将信号映射来实现的。 生成语句（GENERATE）是一种可以建立重复结构或者是在多个模块的表示形式之间进行选择的语句。由于生成语句可以用来产生多个相同的结构，因此使用生成语句就可以避免多段相同结构的VHDL程序的重复书写（相当于‘复制’）。 在上例的结构体中，FOR- GENERATE模式生成语句中使用了IF- GENERATE模式生成语句。 LIBRARY IEEE; USE IEEE. STD_LOGIC_1164.ALL; PACKAGE cpld IS FUNCTION max(a:std_logic_vector; b:std_logic_vector); RETURN :std_logic_vector; END cpld; PACKAGE BODY cpld IS FUNCTION max(a:std_logic_vector; b:std_logic_vector); RETURN std_logic_vector IS 第3章 VHDL语法基础 VARIABLE tmp: std_logic_vector(a’range); BEGIN IF(ab) THEN tmp:=a; ELSE tmp:=b; END IF RETUREN tmp; END max; END cpld; 第3章 VHDL语法基础 LIBRARY IEEE newLIB; USE IEEE. STD_LOGIC_1164.ALL; USE new lib.cpld ALL; ENTITY packdetect IS PORT(date:IN std_logic_vector(7 DOWNTO 0); clk,set: IN std_logic; Gb: OUT std_logic_vector(7 DOWNTO 0); END packdectect; ARCHITECTURE F_example OF packdetect IS SIGNAL pc:std_logic_vector(7 DOWNTO 0); 第3章 VHDL语法基础 BEGIN Gb=pc; PROCESS(clk) BEGIN IF (clk’event and clk=‘1’)THEN IF(set=‘1’) THEN Pc=data; ELSE Pc=max(data,pc); END IF END PROCESS; END F_example 第3章 VHDL语法基础 七、并行断言语句 1、并行断言语句的一般格式 并行断言语句的书写格式与顺序断言语句的书写格式相同。顺序断言语句只能用在进程、函数和过程中，而并行断言语句用在结构体中。 任何并行断言语句都对应着一个等价的被动进程语句，被动进程语句没有输出，因此并行断言语句的执行不会引起任何事件的发生，只是在断言条件为“false”时给出一条信息报告。 2、并行断言语句提示信息 失败(failure) ,错误(error),警告(warning),注意(note)。 第3章 VHDL语法基础 例: LIBRARY IEEE; USE IEEE.