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例5.4.1 二、脉冲触发方式的动作特点 J K Q’ 主 从 S R Q Q Q’ CLK 5.5 边沿触发的触发器 为了提高可靠性，增强抗干扰能力，希望： 触发器的次态仅取决于CLK的下降沿（或上升沿）到来时的输入信号状态， 与在此前、后输入的状态没有关系。 目前已用于数字集成电路产品中的边沿触发器： 用CMOS传输门的边沿触发器 维持阻塞触发器 用门电路传输延迟时间的边沿触发器 一、电路结构和工作原理 1、用两个电平触发D触发器组成的边沿触发器 利用CMOS传输门的边沿触发器 利用CMOS传输门的边沿触发器 X X X 0 X 0 1 X 1 5.6 触发器的逻辑功能及其描述方法 5.6.1 触发器按逻辑功能的分类 时钟控制的触发器中 由于输入方式不同（单端，双端输入）、次态 随输入变化的规则不同 一、SR触发器 1. 定义，凡在时钟信号作用下，具有如下功能的触发器称为SR触发器 0 0 0 0 0 0 1 1 1 0 0 1 1 0 1 1 0 1 0 0 0 1 1 0 1 1 0 1* 1 1 1 1* 二、JK触发器 1.定义 0 0 0 0 0 0 1 1 1 0 0 1 1 0 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 1 1 0 三、T触发器 1. 定义：凡在时钟信号作用下，具有如下功能的触发器 0 0 0 0 1 1 1 0 1 1 1 0 四、D触发器 1. 定义：凡在时钟信号作用下，具有如下功能的触发器 0 0 0 0 1 0 1 0 1 1 1 1 逻辑功能： 是 与输入及 在CLK作用后稳态之间的关系 （RS, JK, D, T） 电路结构形式： 具有不同的动作特点（转换状态的动态过程） （同步，主从，边沿） 集成D触发器 1 2 3 4 5 6 7 8 RD1 D1 CP1 SD1 Q1 Q1 地 +VCC RD2 D2 CP2 SD2 Q2 Q2 74??74 14 13 12 11 10 9 8 1 2 3 4 5 6 7 1 2 3 4 5 6 7 8 R Q1 Q1 D1 D2 Q2 Q2 地 +VCC Q4 Q4 D4 D3 Q3 Q3 CP 74??175 16 15 14 13 12 11 10 9 1 2 3 4 5 6 7 8 集成 负边沿J—K触发器 Q Q J K CP RD SD 74LS73/双下降沿J—K触发器 74LS109/双上升沿J—K触发器 1 2 3 4 5 6 7 8 CP1 RD1 K1 +VCC CP2 RD2 J2 J1 Q1 Q1 地 K2 Q2 Q2 74??73 14 13 12 11 10 9 8 1 2 3 4 5 6 7 D触发器应用 分析下面组合电路的逻辑功能。 1 R +5V Q4 Q3 Q2 Q1 D4 D3 D2 D1 S4 S3 S2 S1 Q4 Q3 Q2 Q1 R CP D 74LS175 四人抢答器 I6I5I4I3I2I1I0 5V 二进制编码器 带数字显示的七路抢答器 0