[计算机软件及应用]EDA-06.ppt

1、基本门电路 2、编码器 设计一个 8 输入优先级编码器，y0 级别最低， y7 级别最高；输出为3位编码。 3-8译码器仿真结果： 加法器仿真结果： 可逆计数器仿真结果： 60进制计数器仿真结果： 可逆计数器（加减计数器） 例：六十进制（分、秒）计数器 library ieee; use ieee.std_logic_1164.all; entity p_check is port(a:in std_logic_vector(7 downto 0); y:out std_logic); end p_check; architecture art of p_check is signal tmp:std_logic; begin process(a) begin tmp=0; for n in 0 to 7 loop tmp=tmp xor a(n); end loop; y=tmp; end process; end art; architecture art of p_check is begin process(a) variable tmp:std_logic; begin tmp:=0; for n in 0 to 7 loop tmp:=tmp xor a(n); end loop; y=tmp; end process; end art; 或门逻辑描述 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2a IS PORT (a, b :IN STD_LOGIC; c : OUT STD_LOGIC ); END ENTITY or2a； ARCHITECTURE one OF or2a IS BEGIN c = a OR b ; END ARCHITECTURE one ; 半加器描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder; ARCHITECTURE fh1 OF h_adder is BEGIN so = NOT (a XOR (NOT b)) ; co = a AND b ; END ARCHITECTURE fh1; 【例4-19】 LIBRARY IEEE; --1位二进制全加器顶层设计描述 USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_adder IS PORT ( ain，bin，cin : IN STD_LOGIC; cout，sum : OUT STD_LOGIC ); END ENTITY f_adder; ARCHITECTURE fd1 OF f_adder IS COMPONENT h_adder PORT ( a，b : IN STD_LOGIC; co，so : OUT STD_LOGIC); END COMPONENT ； COMPONENT or2a PORT (a，b : IN STD_LOGIC; c : OUT STD_LOGIC); END COMPONENT； 河北科技师范学院机电工程学院 基本逻辑电路： 组合逻辑电路、时序逻辑电路 3.9.1 组合逻辑电路设计 简单门电路、编码器、译码器、加法器、多路选择器、三态门等。 3.9 基本逻辑电路设计 方法1：利用 if 多选择语句自顶向下的优先特性 方法2：进程内为顺序语句，最先描述优先级最低，最后描述优先级最高，可实现优先级编码。 方法3：利用条件赋值语句 architecture behavior of priority is begin vec = “111” when y7 = ‘1’ else