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EDA技术实用教程 教案 第一章 概述 什么是EDA？本意：Electronic Design Automation 在教材中“EDA”是指 依赖于功能强大的计算机，在EDA工具软件平台上，对以硬件描叙语言HDL为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、逻辑化简、逻辑分割、逻辑综合、结构综合（布局布线），以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。 实现ASIC的三种途径 可编程逻辑器件 CPLD FPGA 半定制或全定制ASIC 混合ASIC 常用硬件描述语言(HDL) VHDL Verilog HDL System Verilog System C VerilogHDL与VHDL的比较 VHDL来源于古老的Ada语言，VerilogHDL来源于C语言，VerilogHDL受到一线工作的工程师的青睐。 90%以上的公司采用verilogHDL进行IC设计，ASIC设计必须学习VerilogHDL,VerilogHDL在工业界通用些，VHDL在大学教学中使用较多 VerilogHDL在系统级抽象方面比VHDL差一些，在门级开关电路描叙方面VerilogHDL比VHDL强很多 VHDL比较严谨，VerilogHDL格式要求宽松些 集成电路设计的层次 综合（synthesis) 将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。（是从外文翻过来的别扭的句子） 从算法表示转换到寄存器传输级，即行为综合 从RTL级表示转换到逻辑门的表示，即逻辑综合 从逻辑门表示转换为版图表示，即版图综合或结构综合 综合与编译的比较 编译过程基本属于一种一一对应式的，机械转换式的“翻译”行为 综合具有明显的能动性和创造性，根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。对于相同的VHDL表述，综合器可以用不同的电路结构实现相同的功能。 功能仿真和时序仿真 自项向下的设计方法 设计说明书 行为模型 行为仿真 RTL级建模 前端功能仿真 逻辑综合 测试向量生成 功能仿真 结构综合 门级时序仿真 硬件测试 “自顶向下”和“自下向顶”互为补充 原先是采用“自下向顶”的设计方法 现在流行“自顶向下”的设计方法 两种方法各有利和弊，只强调“自顶向下”是错误的观点 两种方法互相结合和补充 1）设计输入，利用HDL(文本)输入工具、原理图（框图）输入工具、状态机输入或流程图输入工具等把所要设计的电路描述出来； 2）功能验证，也就是前仿真，利用Modelsim、VCS等仿真工具对设计进行仿真，检验设计的功能是否正确；常用的仿真工具有Model Tech公司的ModelSim，Synopsys公司的VCS，Cadence公司的NC-Verilog和NC-VHDL，Aldec公司的 Active HDL VHDL/Verilog HDL等。仿真过程能及时发现设计中的错误，加快了设计进度，提高了设计的可靠性。 3）综合，综合优化是把HDL语言翻译成最基本的与或非门的连接关系（网表），并根据要求（约束条件）优化所生成的门级逻辑连接，输出edf和edn等文件，导给CPLD/FPGA厂家的软件进行实现和布局布线。常用的专业综合优化工具有Synplicity公司的Synplify/Synplify Pro、Amplify等综合工具，Synopsys公司的FPGA Compiler II综合工具（Synopsys公司将停止发展FPGA Express软件，而转到FPGA Compiler II平台），Exemplar Logic公司出品的LeonardoSpectrum等综合工具。另外FPGA/CPLD厂商的集成开发环境也带有一些综合工具，如Altera的Quartus II中的Analysis Synthesis和Xilinx ISE中的XST等。 4）布局布线（适配），综合的结果只是通用的门级网表，只是一些门与或非的逻辑关系，与芯片实际的配置情况还有差距。此时应该使用FPGA/CPLD厂商提供的实现与布局布线工具，根据所选芯片的型号，进行芯片内部功能单元的实际连接与映射。这种实现与布局布线工具一般要选用所选器件的生产商开发的工具，因为只有生产者最了解器件内部的结构，如在Quartus II下完成布局布线的Fitter和在ISE的集成环境中完成实现与布局布线的工具是Flow Engine。 5）时序验证，其目的是保证设计满足时序要求，即setup/hold time符合要求，以便数据能被正确的采样。时序验证的主要方法包括静态时序分析（STA）和后仿真。在后仿真中将布局布线的时延反标到设计中去，使仿真既包含门延时，又包含线延时信息。这种后仿真是最准确的仿真，能较好地反映芯片的实际工作情况。仿