第3章-3 VHDL基本逻辑电路设计.pptVIP

3.9 基本逻辑电路设计 3.9.1 组合逻辑电路设计 1、译码器 2、编码器 3、比较器 4、选择器 5、驱动电路 1．译码器 【例3.64】3-8线译码器（高电平有效） LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGNED_ALL； ENTITY DECODER IS PORT(A,B,C：IN STD_LOGIC; Y：OUT BIT_VECTOR (7 DOWNTO 0))； END ENTITY DECODER； 方法1：使用SLL逻辑运算符 ARCHITECTURE ART1 OF DECODER IS SIGNAL SR:STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN SR = CBA; Y=SLL (CONV_INTEGER(SR))； END ARCHITECTURE ART1； 方法2：使用PROCESS语句 ARCHITECTURE ART2 OF DECODER IS SIGNAL SR:STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN SR = CBA; PROCESS(SR) IS BEGIN Y=(OTHERS=‘0’); Y(COVN_INTEGER(SR))=‘1’; END PROCESS； END ARCHITECTURE ART2； 方法3：使用WHEN－ELSE语句 ARCHITECTURE ART3 OF DECODER IS SIGNAL SR:STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN SR = CBA; Y(0)=‘1’ WHEN SR=000 ELSE 0； Y(1)=‘1’ WHEN SR=001 ELSE 0； Y(2)=‘1’ WHEN SR=010 ELSE 0； Y(3)=‘1’ WHEN SR=011 ELSE 0； Y(4)=‘1’ WHEN SR=100 ELSE 0； Y(5)=‘1’ WHEN SR=101 ELSE 0； Y(6)=‘1’ WHEN SR=110 ELSE 0； Y(7)=‘1’ WHEN SR=111 ELSE 0； END ARCHITECTURE ART3； 方法4：使用CASE－WHEN 语句 ARCHITECTURE ART4 OF DECODER IS SIGNAL SR:STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN SR = CBA; PROCESS(SR) IS BEGIN CASE SR IS WHEN 000=Y= WHEN 001=Y= WHEN 010=Y= WHEN 011=Y= WHEN 100=Y= WHEN 101=Y= WHEN 110=Y= WHEN 111=Y= WHEN OTHERS=Y= XXXXXXXX； END CASE； END PROCESS; END ARCHITECTURE ART4； 2．8-3线优先编码器 下面我们用三种方法设计8-3线优先编码器。 8-3线优先编码器，输入信号为A、B、C、D、E、F、G和H，输出信号为Y0、Y1和Y2。输入信号中A的优先级别最低，依次类推，H的优先级别最高。 【例3.65】8线-3线优先编码器 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY ENCODER IS PORT (A，B，C，D，E，F，G，H：IN STD_LOGIC： Y0，Y1，Y2：OUT STD_LOGIC)； END ENTITY ENCODER； 方法1：使用条件赋值语句 ARCHITECTURE ART1 OF ENCODER IS SIGNAL SY：STD_LOGIC_VECTOR(2 DOWNTO