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多功能数字时钟的设计 摘要： 本文是基于QuartusII软件以及相应的实验平台完成的多功能数字计时器实验，使我们清楚地了解到我们身边的数字表的功能是怎样实现的。 设计时采用了层次设计思想，功能逐级递加。实验主要包含两个主体----时钟基本功能电路、闹钟电路。 主体一：主要涉及模60与模24计数器、动态显示控制电路、分频器主要整点报时电路， 这些电路都是以模块封装好的，以便其他电路调用。以计数器构成计时部件，通过分频器分出的1HZ脉冲计时，调用动态显示电路显示，通过整点报时电路控制蜂鸣器。在计数器级联时采用内部同步外部异步的方式，但通过简单的改变达到了同步的效果而且比同步还可靠。显示控制时为了节约资源采用动态原理。 主体二：主要涉及模60与模24计数器、显示控制电路、比较器。以模60与模24计数器构成定时与存储电路，调用动态显示控制电路显示。通过比较器对闹钟时刻与实际时间进行比较，同时控制蜂鸣器鸣叫。 关键字：层次设计 多功能数字时钟 同步 整点报时 闹钟 VHDL语言  目录 正文………………………………………………………………………………4 一、设计要求说明…………………………………………………………………4 二、方案论证………………………………………………………………………4 三、各模块设计原理………………………………………………………………6 1、分频器的设计………………………………………………………………6 2、计时器的设计………………………………………………………………8 3、校时（校分）模块…………………………………………………………9 4、消颤电路模块………………………………………………………………10 5、整点报时模块………………………………………………………………11 6、动态显示模块………………………………………………………………12 7、具有基本要求的数字钟的组装……………………………………………15 8、闹钟模块……………………………………………………………………16 四、具有闹钟功能的数字钟总装图…………………………………………………20 五、编程下载…………………………………………………………………………21 II、结论………………………………………………………………………………22 III、参考文献………………………………………………………………………22 IV、实验感想…………………………………………………………………………23 I、正文 设计要求说明： 设计一个具有校时、校分，清零，保持和整点报时功能的数字钟。 对数字钟采用层次化的方法进行设计，要求设计层次清晰、合理；构成整个设计的功能模块既可采用原理图输入法实现，也可采用文本输入法实现。 数字钟的具体设计要求具有如下功能：1）、数字钟最大计显示23时59分59秒；2）在数字钟正常工作进可以对数字钟进行快速校时和校分，即拨动开关K1可对小时进行校正，拨动开关K2对分进行校正；3）在数字钟正常工作情况下，可以对其进行不断复位，即拨动开关K3可以使时、分、秒显示回零；4）保持功能是要求在数字钟正常工作情况下，拨动开关K4可以使数字钟保持原有显示，停止计时；5）整点报时是要求数字钟在每小时整点到来前进行鸣叫，鸣叫频率在59分53秒、55秒、57秒时为1KHz,59分59秒时为2KHz；6）要求所有的控制开关具有去抖动功能。 对设计电路进行功能仿真。 将仿真双月刊的逻辑电路下载到EDA实验系统，对其功能进行验证。 方案论证： 1、实现数字钟的计时功能： 通过分析数字钟的功能，知道该设计需要一个模为24的计数器构成小时的计数，两个模为60的计数器实现分和秒的计数，三个计数器之间构成进位关系，即计数器为分计数器提供计数脉冲信号，分计数器为时计数器提供脉冲信号。从全局设计考虑计数器应具有使能端和异步清零端。可以考虑用文本输入法实现这两种不同模的计数器。 无论是用原理图法输入还是用文本输入法实现的设计，当文件编译通过之后，均可以生成一个与其文件名相同的逻辑符号。在以后的原理图设计中，可将该文件以一个器的形式被调用。 2、实现控制开关支抖动功能： EDA实验系统提供的开关是机械开关，机械开关在接通或断开过程中，通常会产生一串脉冲式的振动，在电路中会相应产生一串电脉冲，若不采取措施，往往会使逻辑电路发生误动作，为了消除这种误动作，需要设计一个去抖动电路。该模块的设计可采用原理图输入法，也可采用文本输入法。 3、实现数字钟的校时、校分功能： 数字钟的校时和校分功能的原理相同，设计中可加入一选择模块，该模块既可采用原理图法也可采用文本输入法实现。下面以校分为例说明：分计数器计数脉冲有两个不同的来源，一个是秒的进