VHDL结构.ppt

第13讲 VHDL程序结构 实体（ENTITY）：实体包含了对设计工程的输入和输出的定义说明 结构体（ARCHITECTURE）：描述设计实体的内部结构和\或外部设计实体端口间的逻辑关系 包集合（PACKAGE）：存放各设计模块都能共享的数据类型、常数和子程序等 配置（CONFIGRRATION）：用于从库中选取所需单元来组成系统设计的不同版本 库（LIBRARY）：存放已经编译的实体、结构体、包和配置，统一调用 一个实用的VHDL程序可以有一个或多个设计实体组成，可以将一个设计实体作为一个完整系统直接使用，也可以将它作为其他设计实体的一个低层次结构，即元件例化。 ①实体说明单元按照以上结构编写（即VHDL语言中实体的通用结构）； ②实体名由设计者自己取，但须符合标识符约定的规范； ③实体名是设计实体的名称，在例化（已有元件的调用和连接）中，用此名称来调用相应的设计实体。 ④MAX+plusII要求实体名和文件名一致； 2、端口说明 端口声明：确定输入输出端口的数目和类型。 Port （ 端口名 ：端口模式 数据类型； … 端口名 ：端口模式 数据类型 ）； 端口名是设计者为实体的每一个对外通道所取的名字。类似于原理图符号上的管脚。 实体与外界交流的信息必须通过端口通道流入或流出。 端口模式：是对外通道上的数据流动方式。 有以下类型： IN ——输入 OUT——输出（结构体内部不能再使用） INOUT——双向，既可输入也可输出 BUFFER—— 输出（结构体内可再使用） LINKAGE ——不指定方向，无论哪个方向都可连接 结构体构造图 Architecture behavioral of eqcomp4 is begin comp: process (a,b) begin if a = b then equal = ‘1’; else equal = ‘0’; end if; end process comp; end behavioral ; Architecture dataflow1 of eqcomp4 is begin equal = ‘1’ when a=b else ‘0’; end dataflow1; Architecture dataflow2 of eqcomp4 is begin equal = not(a(0) xor b(0)) and not(a(1) xor b(1)) and not(a(2) xor b(2)) and not(a(3) xor b(3)); end dataflow2; architecture struct of eqcomp4 is begin U0:xnor2 port map(a(0),b(0),x(0)); U1:xnor2 port map(a(1),b(1),x(1)); U2:xnor2 port map(a(2),b(2),x(2)); U3:xnor2 port map(a(3),b(3),x(3)); U4:and4 port map(x(0),x(1),x(2),x(3),equal); end struct; 一个异或门实体对应的3种描述方式的构造体 【例1 】构造体的数据流方式描述： ARCHITECTURE data_flow OF xor_gate IS BEGIN c=(a and (not b)) or ((not a) and b); END data_flow; 【例2】 异或门构造体的行为描述： ARCHITECTURE behavioral OF xor_gate IS PROCESS (a, b) BEGIN IF(a=‘0’ AND b＝‘1’) THEN c=‘1’; ELSIF(a=‘1’ AND b＝‘0’) THEN c=‘1’; ELSE c=‘0’; END IF; END PROCESS; END behavioral; 【例3】 异或门构造体的结构描述： ARCHITECTURE structure OF xor_gate IS CO