数字电路讲义-第八章文档.pptVIP

ALTERA 的 ByteBlaster（MV）下载接口 此接口既可作编 程下载口，也可作 JTAG接口 GW48-CK系统使用专用ASIC实现多供应商器 件兼容的通用FPGA/CPLD编程下载电路模块 * * 多个ISP器件的菊花链连接 ISP Device 1 TDO TDI TCLK TMS TRST ISP Device 2 ISP Device 3 * * 在电路或在系统（In System）可再配置有两类配置方式： 主动配置方式和被动配置方式。 ? 所谓主动配置方式，就是在电路上电后由可编程逻辑器件主导配置操作过程， 将存放在外部非易失性存储器中的编程数据读到可编程逻辑器件的SRAM中； ? 被动配置方式则是在PC机或微控制器的控制下将存放在外部非易失性存储器中的编程数据写到可编程逻辑器件的SRAM中。 ?按编程数据的传输方式，又有同步与异步、串行与并行之分。 具有ICR特性的可编程逻辑器件在配置过程中， I/O引脚呈高阻抗状态， 与外电路脱离。利用ICR技术也可以一次对多个器件实现配置， 电路连接与具体的器件有关 。   * 本章内容： 1. 了解RAM、ROM的基本概念、数据存储原理 2. 掌握RAM、ROM的操作时序、扩展、典型应用 3. 理解可编程逻辑器件的原理 4. 理解PLA、PAL、GAL的原理应用 作业： P356-8.1 8.5 8.10 8.22 * * * * * * * * * * * * * * ■ 二、 Altera公司的MAX7000系列CPLD 编程工艺：E2PROM，可在系统编程 系列成员：MAX7000E、MAX7000S、 MAX7000A 门数：600～5000个 宏单元数：32～256个 I/O引脚数：36～155个。  * * * ALTERA MAX 7000S 系列的特点 MAX 7000S 支持系统级集成 用于产品制造的系统内可编程特性（ISP） 用于产品测试的边缘扫描测试标准（JTAG） 相同器件系列的引脚纵向兼容 引脚和结构与最初的MAX 7000系列兼容 所有MAX 7000S 器件的增强功能 6 个输出使能 2 个全局时钟 可选的集电极开路输出 转换速度控制 * MAX7000A的电路结构图 INPUT/GCLK1 INPUT/OE2/GCLK2 INPUT/OE1 INPUT/GCLR n PIA 6 or 10 Output Enables LAB C Macrocells 33 to 48 36 I/O Control Block 36 16 6 3 to 16 I/O LAB A 3 to 16 16 6 Macrocells 1 to 16 I/O Control Block 3 to 16 I/O 3 to 16 3 to 16 3 to 16 3 to 16 3 to 16 LAB D 36 I/O Control Block 36 16 6 3 to 16 I/O LAB B 3 to 16 16 6 Macrocells 17 to 32 I/O Control Block 3 to 16 I/O 3 to 16 3 to 16 3 to 16 3 to 16 3 to 16 Macrocells 49 to 64 6 or 10 Output Enables --- --- --- --- --- --- 逻辑阵列块LAB （Logic Array Block） I/O控制块 可编程互连阵列PIA （Programmable Interconnect Array） 专用输入 * MAX7000S 系列的内部互连结构 逻辑阵列块 可编程连线阵列 * 1． 逻辑阵列块LAB MAX7000A的主体是通过可编程互连阵列PIA连接在一起的、 高性能的、 灵活的逻辑阵列块。每个LAB由16个宏单元组成， 输入到每个LAB的信号如下：  ① 来自于PIA的36个通用逻辑输入；  ② 全局控制信号（时钟信号、 清零信号）；  ③ 从I/O引脚到寄存器的直接输入通道， 用于实现MAX7000A的最短建立时间。LAB的输出信号可以同时馈入PIA和I/O控制块。 * 2． 宏单元Macrocell MAX7000A的宏单元 乘积项 选择 矩阵 36 Signals from PIA 16个共享扩展项 Clear Select Global Clear U CC Clock/Enable Select CLRN ENA PRN D Q to I/O Control Block to P IA 2 from I