MAX10FPGA信号完整性设计指引.PDFVIP

MAX 10 FPGA 信号完整性设计指南 2015.11.02 M10-SIDG 订阅 反馈 如果不解决进出FPGA 的信号的完整性问题，那么当今复杂的FPGA 系统设计就是不完整的。同 步开关噪声 (SSN)所导致的信号失真通常会致使信号完整性降低，从而降低系统的噪声容限。 ® 为避免信号完整性的问题，Altera 建议您遵循MAX 10 器件的设计考量，I/O 布局指南和电路板 设计指南，包括： • I/O 布局规则 • 电压参考I/O 标准 • 高速LVDS ，锁相环（PLL）和时钟 • 外部存储器接口 • 模拟到数字转换器 Altera 建议在PCB 布局前，在您的FPGA 设计中提前执行SSN 分析。 定义 本章节所使用的术语包括: • Aggressor: 导致victim I/O 管脚噪声的输出或双向信号 • PDN: 电源分配网络 • QH: 管脚上的静高电平信号 • QHN: 管脚上的静高噪声, 以伏特测量 • QL: 管脚上的静低电平信号 • QLN: 管脚上的静低噪声, 以伏特测量 • SI: 信号完整性(SSN 的超集,涵盖所有噪声源) • SSN: 同步开关噪声 • SSO: 同步开关输出(输出或者双向管脚) • Victim: SSN 分析期间被分析的输入、输出或双向管脚。在SSN 分析期间,每个管脚都被作为一 个victim 进行分析。如果管脚为输出或双向管脚，那么相同的管脚用作其它管脚的aggressor 信号。 了解SSN SSN 被定义为由于器件上的其它aggressor I/O 管脚的切换行为而导致的器件上单一victim I/O 管 脚上的感应噪声电压。SSN 可以被分为两类噪声: 电压噪声和时序噪声。 © 2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as ISO trademarks or service marks are the property of their respective holders as described at /common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with Alteras standard warranty, but reserves the right to make changes to any 9001:2008 products