第四章-存储系统演示幻灯片.pptVIP

* 存储器的总容量为1KB，需要10条地址线。 RAM芯片需要7条信号线(27=128)，ROM芯片需要9条地址线(29=512)。 存储器与CPU的连接图 CPU MREQ# A15~A0 R/W# D7~D0 128x8 WE A CS D7~D0 128x8 WE A CS D7~D0 128x8 WE A CS D7~D0 128x8 WE A CS D7~D0 512x8 A CS D7~D0 3-8 decode A7A8A9 A6~A0 A8~A0 * 存储器译码方法 全译码 所有CPU高位地址线均参与对存储单元的译码寻址 低位地址线对芯片内各存储单元的译码寻址 片内译码 高位地址线对存储芯片的译码寻址 片选译码 每个存储单元的地址都是唯一的 不存在地址重复 部分译码 部分高位地址线参与对存储单元的译码寻址 存在地址段内容重叠 每个单元有多个地址 0 M-1 nM M * 字选择与字节选择 字选择 以字为单位访问存储器 位数等于存储器的字长 低位地址不需要 字节选择 可以以字节为单位访问存储器 低位地址用于选择字节 * 字节选择的实现 A0 A1 2-4译码器 * 连接部分主要由三个部分组成: 1.地址线 2.数据线 3.控制线 连接中需要考虑的问题: CPU总线的负载能力 CPU的时序和存储器存取速度之间的配合 存储器的地址分配和片选 控制信号的连接 4.3 8086CPU的存储器扩展 * 1 线性选择方式 * 只有存储芯片的片选信号CS有效，才能对该芯片进行操作 连接方式： 将CPU地址总线低13位与存储芯片地址线相连 CS端与某一位高位地址线（A13）相连 1＃芯片地址：0000～1FFFH、4000 ～5FFFH、…… 2＃芯片地址：2000～3FFFH、6000 ～7FFFH、…… 嵌入式系统原理与实验 * 第4章 存储系统 4.1 存储器的基本原理 4.2 存储器的构成 4.3 8086CPU的存储器扩展 * RAM：随机访问存储器 SRAM：静态存储器 Static random access memory DRAM：动态存储器 Dynamic random access memory ROM：只读存储器 Read only memory 4.1 存储器的基本原理 * 1. SRAM存储器 T1～T4构成双稳态触发器 数据读出时，X、Y译码线为高 数据写入时，I/O数据准备好，然后X、Y译码线为高 特点：速度快、电路复杂 * SRAM存储器芯片结构 * 1024×1位结构芯片内部框图 * SRAM芯片的引脚信号 SRAM芯片的控制信号： ADD 地址信号，在芯片手册中通常表示为A0，A1，A2，…。 CS 芯片选择，低电平时表示该芯片被选中。 WE 写允许，低电平表示写操作，高电平表示读操作。 Dout 数据输出信号，在芯片手册中通常表示为D0，D1，D2，…。 Din 数据输入信号，也表示为D0，D1，D2，…。 OE 数据输出允许信号。 * SRAM时序 读周期： 地址有效?CS有效?数据输出?CS复位?地址撤销 写周期： 地址有效?CS有效?数据有效?CS复位（数据输入）?地址撤销 * A0~A12：地址线 D0~D7：数据线 WE～：写允许信号，低有效 OE～：读允许信号，低有效 CE～、CS：选片信号 Vcc（28）、GND（14）： SRAM 6264 * 2. DRAM存储器 动态RAM是以MOS管源极电容是否充有电荷来存储信息的，其基本单元如下图所示。 由于只用一个MOS管，所以功耗很低，存储容量可做得很大。它是由T管和寄生电容Cs组成的。 * DRAM芯片的引脚信号 DRAM芯片增加的控制信号： RAS* 行地址选通信号 CAS* 列地址选通信号 ADD 地址信号，在芯片手册中通常表示为A0，A1，A2，…。 CS 芯片选择，低电平时表示该芯片被选中。 WE 写允许，低电平表示写操作，高电平表示读操作。 Dout 数据输出信号，在芯片手册中通常表示为D0，D1，D2，…。 Din 数据输入信号，也表示为D0，D1，D2，…。 OE 数据输出允许信号。 * DRAM时序（三） 刷新周期： RAS only：刷新行地址有效?RAS有效?刷新行地址和RAS撤销 CAS before RAS：CAS有效?RAS有效?CAS撤销?RAS撤销 hidden：（在访存周期中）RAS撤销?RAS有效 * DRAM时序（四） 刷新周期： RAS only：刷新行地址有效?RAS有效?刷新行地址和RAS撤销 CAS befor RAS：CAS有效?RAS有效?CAS撤销?RAS撤销 hidden：（在访存周期中）RAS撤销?RAS有效 * DRAM时