数字集成电路设计工具及使用教学幻灯片.ppt

数字集成电路设计工具及使用;前端设计;后端设计;设计输入：以电路图或HDL语言的形式形成电路文件；输入的文件经过编译后，可以形成对电路逻辑模型的标准描述； 逻辑仿真（功能仿真）：对如上形成的逻辑描述加入输入测试信号，检查输出信号是否满足设计要求；在此没有考虑任何时间关系，只是检测逻辑是否有错；;系统分割（设计综合）：采用特定的设计方法分解实现电路模型，得到电路实际采用的逻辑单元及其相互连接形式；在GA设计时，电路会分割为2-3输入的逻辑单元，在FPGA设计中，分割为4输入逻辑单元,而采用CPLD设计时，则分割为更大的逻辑单元。;前仿真：采用综合出的电路结构，对每个逻辑单元添加上对应的时间延迟信息；在此基础上进行仿真，检测电路是否存在逻辑或时序错误； 电路的布局，定位与布线：对于通过前仿真的电路系统，从全局到局部，进行每个单元的定位以及相关的连线安排；;电路参数提取：根据连线的具体长度和负载程度，提取每一根连线的电阻/电容参数，得到相应的时间延迟信息； 后仿真：将提取的连线参数代入到电路中，在此基础上进行仿真，检测电路是否存在逻辑或时序错误；;在逻辑设计阶段，针对设计的输入编辑、仿真和综合过程，需要使用必要的软件工具进行支持； 这种设计工具主要可以分为两类： 一类是由PLD的制造商推出的针对特定器件的设计工具；另一类是由专业软件公司推出的针对特定用途的设计工具。;由PLD的制造商推出，例如Altera公司的Maxplus II,Quartus II，Xilinx公司的ISE等。这类工具的优点是从设计输入直到器件下载，设计的全过程都能在一个工具中实现，使用非常简单方便；缺点是该类工具以器件综合为目标，对于不能实现直接综合的电路的行为设计不能支持。;由专业的工具设计者推出，例如Synplicity公司的综合工具Synplify, Model Technology公司的仿真工具ModelSim等。这类工具通常专业性比较强，包容性好，可以最大限度地兼容HDL语言的各种描述，适应从抽象到具体的各种设计方式。缺点是其专用性比较强，使用的简便性不及第一类。;结构仿真（前仿真）;电路仿真（后仿真）;数字电路设计与Verilog;什么是硬件描述语言HDL;为什么使用HDL;Verilog的历史;Verilog的用途;抽象级(Levels of Abstraction);抽象级(Levels of Abstraction);抽象级(Levels of Abstraction);抽象级(Levels of Abstraction);行为级和RTL级;仅需一种语言;结构级描述;Verilog HDL建模概述;Verilog HDL建模概述;Verilog HDL建模概述;Verilog HDL建模概述;Verilog HDL建模概述;Verilog HDL建模概述;Verilog HDL建模概述;Verilog HDL建模概述;Verilog HDL建模概述;Verilog HDL建模概述;Verilog HDL建模概述;Verilog HDL建模概述;Verilog HDL建模概述;Verilog HDL建模概述;Verilog HDL建模概述;Verilog HDL建模概述;Verilog HDL建模概述;Verilog HDL建模概述;Verilog HDL建模概述;Verilog HDL建模概述;Verilog HDL建模概述;Verilog HDL建模概述;Verilog HDL建模概述;Verilog HDL基本语法;1、标识符;书写规范建议;2、注释;3、格式;4、数字值集合;4.1值集合;4.2常量;4.2.1整型-简单的十进制格式;4.2.1整型-基数表示法（一）;4.2.1整型-基数表示法（二）;4.2.1整型-基数表示法（三）;4.2.2字符串型;5、数据类型;5.1数据类型-线网类型（net type）;5.2数据类型-寄存器类型（reg type）;5.2数据类型-寄存器类型（reg type）;6、运算符;6.1运算符-算术运算符;6.2运算符-关系运算符（一）;6.2运算符-关系运算符（二）;6.3运算符-逻辑运算符（一）;6.3运算符-逻辑运算符（二）;6.4运算符-按位逻辑运算符（一）;6.4运算符-按位逻辑运算符（二）;6.2运算符-按位逻辑运算符（三）;6.5运算符-条件运算符;6.6运算符-连接运算符;6.7运算符：移位运算符;7、If_else（条件）语句;If_else语句的三种形式;说明：;说明：;例：使用begin和end块语句来确定if和else的配对关系;8、case语句;说明：;三种建模方式详解;1、结构建模（一）;结构建模（二）——实例化语句;结构建模（二）——实例化语句;结构建模（二）——实例