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使用VHDL门模型的综合逻辑 主讲人：邓洪波 E-mail: arcat@scut.edu.cn Contents Netlists Signal assignments Generics Constant and open ports Testbenches Configurations Netlists 起连线作用 例：Z=/A.B+A.C 两种实现方法：直接功能描述；由与、或、非门实现（Netlists） Netlist 也可以用实体entity声明。 更具体的描述： g2: And2 port map(z=q,x=p,y=b); Signal assignments 例：Z=x and y; 延时的情况： Z=x after 4 ns; 注意小于4ns的脉冲会被忽略。P43 Generics 当电路在不同的情况有不同的延时时间时，可以用generic来描述。例： Entity And2 is generic (delay:delay_length);//可在此设定默认值 ：=5ns port(x,y: in bit;z: out bit); End entity And2; Architecture ex2 of And2 is Begin z=x and y after delay; End architecture ex2; 注：当门在netlist中用时，可以设定具体的值。 在网表中使用时： g2:entity work.And2(ex2) generic map (5ns) port map(p,b,q); Generics 使用open保留字允许一些类属使用默认值，而其他的指定特定值。 Testbenches 用语言描述测试数据，实体中没有输入输出。 测试仿真：例 Entity TestAnd2 is End entity TestAnd2; Architecture io of TestAnd2 is component And2 is //在此说明所用元件 port(x,y:in bit;z: out bit); end component And2; signal a,b,c:bit; Begin g1: And2 port map (x=a,y=b,z=c); a=‘0’,’1’ after 100ns; b=‘0’,’1’ after 150ns; End architecture io; Configurations 当一个文件里有一个entity,但当有多个architecture是必须进行说明。 主要应用于测试时。 在简单的结构里，可以直接用for…use 例：for g1: And2 use entity work.And2(ex1) ; 在较为复杂的结构里，可以用configurations. Configurations configuartion Tester1 of TestAnd2 is for io for g1: And2 use entity work.And2(ex1); end for; end for; end configuration Tester1; Configurations 还可用port和generic 如testbench如下： architecture remapped of TestAnd2 is component MyAnd2 is generic(dly:delay_length); port(in1,in2:in bit; out1: out bit); end component