[信息与通信]第15讲_第7章时间管理 61页.pptVIP

2008年6月28日 南京大学计算机系 张家界培训 《嵌入式系统原理与开发》 第15讲 南京大学计算机系 俞建新主讲 第7章 中断、DMA和时间管理 本章主要介绍以下内容： 嵌入式中断控制器 嵌入式DMA控制器 嵌入式系统时钟控制和管理 锁相环电路 时钟电源管理器 实时时钟 脉宽调制定时器 7.3 嵌入式系统时钟控制和管理 嵌入式处理器主频时钟来源于锁相器（锁相环） 在时钟电源管理器的控制下，主频时钟按照设定的分频模式被输送到各个硬件部件，以达到使能/禁能各个功能部件以及节省功耗的目的。 实时时钟（RTC，也叫日历时钟）对主频脉冲信号计数，为嵌入式系统提供时钟节拍脉冲信号、计时信号（年/月/日、星期、时/分/秒）和闹钟（告警）信号。 使用主频信号的另外一个外设部件是脉冲宽度调制器（PWM），它可以提供指定占空比的时钟脉冲信号，也可以提供计数定时信号。 7.3.1 锁相环—主频信号产生器 在ARM处理器里，锁相器参考接收到的脉冲信号的频率和相位，输出一个同步时钟信号，即主频信号。 由于锁相器的内部是一个反馈电路，所以常常称为锁相环。参看下面的结构图。 锁相环的基本结构 锁相环主要由鉴相器、可调相/调频的时钟发生器器和环路滤波器的三个部分组成，各个部分的工作原理如下。 鉴相器：用于判断锁相器所输出的时钟信号和接收到的晶体震荡脉冲信号中时钟的相差幅度。 可调相/调频的时钟发生器：用于根据鉴相器所输出的信号来适当的调节锁相器内部的时钟输出信号的频率或者相位，使得锁相器完成上述的固定相差功能。 环路滤波器：用于对鉴相器的输出信号进行滤波和平滑，大多数情形下是一个低通滤波器。用于滤除由于数据的变化和其他不稳定因素对整个模块的影响。 S3C44B0X锁相环（ PLL Phase Locked loop）内部模块 S3C44B0X的锁相环包括4个基本模块： VCO 用于产生随直流电压变化的输出频率； Voltage Controlled Oscillator，电压控制振荡器 Divider P （预分频器 P）将输入频率（ Fin ）除以CLKCON寄存器里的p分频参数； Divider M （主分频器 M）将VCO的输出频率除以CLKCON寄存器里的m分频参数，作为PFD（Phase Frequency Detector，相位频率检测器）的输入； Divider S（后分频器S）将输出频率除以CLKCON寄存器里的S分频参数，即可得Fpllo （PLL模块的输出频率）。 S3C44B0X的锁相环电路方框图 S3C44B0X的PLL输出的时钟受控于PLLCON设置 S3C44B0X锁相环输出时钟的频率 锁相环输出Fpllo 与锁相环输入Fin的关系 S3C44B0X的PLL模块的输出时钟频率Fpllo和输入参考时钟频率fin的关系由下式决定： Fpllo = (m x Fin) / (p x 2 s ) m = M+ 8，也就是分频器M 的分配值+8 p = P+ 2，也就是分频器P的分频值+2 规定：Fpllo大于20MHz ，并且小于66MHz S3C44B0X的锁相环控制寄存器PLLCON位定义 S3C44B0X锁相环输出时钟设置举例 假定PLL的输入时钟是 Fin=14.318MHz 要求PLL的输出时钟是Fout=60MHz 则设定PLLCON的三个分频系数字段值为： MDIV=59，即M分频系数为59 PDIV=6，即P分频系数为6 SDIV=1，即S分频系数为1 验算如下 Fout=((59+8)*14,318,000)/((6+2)*21)=59,956,625 =60MHz S3C44B0X的66MHz主频信号设置参数 ARM300-S实验平台上的OPTION.H对PLL进行配置 假定PLL的输入时钟是 Fin=14.318MHz 要求PLL的输出时钟是Fout=66MHz 则可以把PLLCON的三个分频系数字段值设为： MDIV=66，即M分频系数为66 PDIV=6，即P分频系数为6 SDIV=1，即S分频系数为1 验算如下 Fout=((66+8)*14,318,000)/((6+2)*21)=66,220,750 =66MHz 7.3.2 嵌入式系统的时钟管理 时钟信号发生器（简称时钟发生器）为处理器提供时钟信号。它可以是一个独立的芯片，也可以集成在处理器内部。 前者的例子有80186处理器外接8284时钟发生器，后者的例子有8051单片机、S3C44B0X和S3C2410X等。目前，绝大多数嵌入式处理器的时钟信号发生器以后一种形态存在。 S3C44B0X的时钟电源管理器 S3C44B0X的内建时钟电源管理器为CPU和外部设备提