[信息与通信]电子技术实训篇 第二版综合实训.pptVIP

图4-31 DDS+PLL混频方案设计 图4-32 DDS 激励PLL混频方案设计 三 单片机控制DDS芯片实现DDS信号发生器 图4-33 单片机控制DDS芯片实现DDS信号发生器 软件设计 2.4 基于DDS的信号发生器设计 图4-34 AD9851的软件流程图 项目小节与建议 2.5 基于DDS的信号发生器设计 　　首先要设计硬件电路，然后再根据硬件电路设计软件。由于AD9851、AD9854、AD9954三款DDS芯片都是ADI公司推出的高速、高集成度DDS器件，只是在性能和功耗方面有所不同，所以我们在进行硬件电路设计时可以先设计出相对比较简单的DDS模块电路，然后再参考已经完成的电路来设计较复杂的DDS模块电路。比如，可以先设计出基于AD9851的模块电路，通过对AD9851模块电路的理解和分析，再进行基于AD9854和AD9954模块电路的设计，这样可能有助于降低硬件电路的设计难度。 项目训练 2.6 基于DDS的信号发生器设计 其具体指标如下： 1. 基本部分 （1）正弦波输出频率范围：1kHz～10MHz； （2）具有频率设置功能，频率步进：100Hz； （3）输出信号频率稳定度：优于10-4； （4）输出电压幅度：在 负载电阻上的电压峰-峰值Vopp≥1V； （5）失真度：用示波器观察时无明显失真。 2. 发挥部分 在完成基本要求任务的基础上，增加如下功能： （1）增加输出电压幅度：在频率范围内 负载电阻上正弦信号输出电压的峰-峰值Vopp=6V±1V； （2）产生模拟幅度调制(AM)信号：在1MHz~10MHz范围内调制度ma可在10%～100%之间程控调节，步进量10%，正弦调制信号频率为1kHz，调制信号自行产生； （3）产生模拟频率调制(FM)信号：在100kHz~10MHz频率范围内产生10kHz最大频偏，且最大频偏可分为5kHz/10kHz二级程控调节，正弦调制信号频率为1kHz，调制信号自行产生； （4）产生二进制PSK、ASK信号：在100kHz固定频率载波进行二进制键控，二进制基带序列码速率固定为10kbps，二进制基带序列信号自行产生。 FPGA技术介绍 3.1 基于FPGA的数字存储示波器设计 　　FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。 FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA的基本特点主要有： ● 采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。 ● FPGA可做其它全定制或半定制ASIC电路的中试样片。 ● FPGA内部有丰富的触发器和I／O引脚。 ● FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。 ● FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。　　 如何用单片机完成数字存储示波器系统 3.2 基于FPGA的数字存储示波器设计 　　该示波器具有以下功能： ● 示波器频带宽度为20MHz，误差≤5%。 ● 具有双踪示波功能，能同时显示两路被测信号波形。 ● 模拟数字转换器(A/D)：8bit分辨率；采样速率：实时采样率40MSa/s。 ● 可设置多档垂直灵敏度，误差≤5%。 ● 具有波形存储功能。 ● 具有频谱分析功能。 ● 操作界面美观方便。 　　 图4-40 数字示波器结构示意图 数字存储示波器组成 3.3 基于FPGA的数字存储示波器设计 一 硬件电路设计 1、 模拟信号调理电 图4-41 模拟信号调理电路图 2、 数据采集与传输电路 图4-42 数据采集与传输电路图 3、单片机与FPGA控制电路 4、波形数据存储电路 图4-44 波形数据存储电路图 二 软件设计 1. FPGA软件控制部分 图4-45 FPGA顶层模块原理图格式 2. 单片机软件控制部分 　　单片机部分的软件主要是实现波形数据通过串口的传输以及上位机对档位和频率控制的代码命令的传输。其程序流程图如图4-46所示。　　 图4-46 单片机软件控制程序系统框图 3. 上位机软件程序 图4-47示波器与频谱仪系统前面板 图4-48 LabVIEW上位机程序框图 图4-49串口选择模块VI 图4-50控