pld课件第四-五章.pptVIP

从连线资源可以看出，这种PLD的内部连接关系比较确定，脚到脚（Pin-to-Pin）的信号传输路径通常是： IOE→行（列）通道→局部连线→LAB（或EAB）→行（列）通道→IOE 所以属于连线确定型PLD。 从逻辑单元看,逻辑功能是以SRAM方式来实现的，与典型FPGA一样属于易失性可编程器件。 4.4 HDPLD编程技术 PLD有多种编程方法，最早的SPLD采用的是熔丝开关，后又采用了紫外线可擦除MOS工艺. 在HDPLD中主要有 采用E2CMOS工艺（包括E2PROM和Flash Memory）的在系统编程技术（In-System Programmability，简称ISP） 采用SRAM工艺的在电路配置技术（In-Circuit Reconfiguration，简称ICR） 反熔丝开关（Antifuse）三种编程方法。 3. 典型GAL器件 GAL18V10 与阵列有18个输入和82个输出 有10个OLMC 所有触发器均同步工作，并具有异步复位端和同步预置端 18个引脚，可配置成最多18个输入，或最多10个输出。 4. 设计举例 例4-5 用GAL18V10实现6个基本门(与门、或门、与非门、或非门、异或门、符合门〕。 LIBRARY IEEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY basic_gates IS PORT(a1,b1,a2,b2,a3,b3,a4,b4,a5,b5,a6,b6: IN Std_Logic; f1,f2,f3,f4,f5,f6 : OUT Std_Logic); END basic_gates; ARCHITECTURE func_gates OF basic_gates IS BEGIN f1= a1 AND b1; f2= a2 OR b2; f3= a3 NAND b3; f4= a4 NOR b4; f5= a5 XOR b5; f6= a6 XNOR b6; END func_gates; 例4-6 用GAL18V10实现具有同步复位、同步预置功能的十进制可逆计数器。 LIBRARY IEEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.Numeric_Std.ALL; ENTITY count_10 IS PORT(clk,clr,dir: IN Std_Logic; i : IN Integer RANGE 0 TO 9; q : OUT Integer RANGE 0 TO 9); END count_10; ARCHITECTURE func_count OF count_10 IS BEGIN PROCESS(clk) VARIABLE cnt : Integer RANGE 0 TO 9; BEGIN IF(clk=‘1’) THEN IF(clr=‘0’ AND dir=‘0’) THEN cnt:=0; ELSIF(clr=‘0’ AND dir=‘1’) THEN cnt:=i; ELSIF(clr=‘1’ AND dir=‘0’) THEN IF cnt=0 THEN cnt:=9; ELSE cnt:=cnt-1; END IF; ELSE IF cnt=9 THEN cnt:=0; ELSE cnt:=cnt+1; END IF; END IF; END IF; q=cnt; END PROCESS; END func_count; 4.3 高密度可编程器件(HDPLD)的组成 一. 分类 统计型 确定型 延时特性 易失性 SRAM 在电路配置(ICR) In-Circuit Reconfiguration 非易失性 E2CMOS/Flash M