低功耗CMOS IC设计-陈中建——第4讲电路级的LP设计技术.ppt

低功耗CMOS IC设计第4讲 电路级的低功耗设计技术 zjchen@ime.pku.edu.cn理科2号楼2617 微电子学系 授课内容一览 上一讲 工艺和器件级 降低动态功耗 特征尺寸 降低节点电容。从0.8?m工艺改为0.64?m，功耗降低25％ 电源电压 降低电源电压，以降低动态功耗 降低电源电压而不影响性能的技术：并行，流水线，多电源电压 封装 降低压点上的动态功耗。压点：5－几十pF；片内节点：几十fF 降低泄漏功耗 开发LP新工艺 阈值电压 采用多阈值、变阈值技术、强化关断，在不影响电路速度的情况下降低亚阈值泄漏功耗 采用VTMOS技术的MPEG4芯片的泄漏功耗：10mA－－10uA 栅介质 采用高K栅介质，在不影响电路速度的情况下减小栅极泄漏功耗15% 工艺级LP设计实例 SPIFFEE在性能相近的情况下，SPIFFEE的能量利用率是已有产品的75倍以上 本讲 降低动态功耗 准绝热电荷转移技术 减摆幅技术 低功耗原理 实例 减摆幅低功耗Domino逻辑电路 Rjoub, A.; Circuits and Systems, 1998. ISCAS 98. Proceedings of the 1998 IEEE International Symposium on , Volume: 2 , 31 May-3 June 1998; Page(s): 13 -16 vol.2 FIFO memory cells电路片断 电荷再利用技术 低功耗原理 实例 采用电荷再循环利用技术的超高速数据传输总线结构 IEEE Journal of SSC 1995 vol30 No4 page423 含义 含义？ quasi-adiabatic 电荷转移过程中消耗在阻性通路上的功耗为零 释放出的热能为零 意义 用来降低动态功耗 电容充电中的能耗分析 电源能耗 电容储能 50％电源能耗用于阻性通路，转化为焦耳热 非绝热电荷转移过程 电容充电中的能耗分析 准绝热电荷转移技术分析 准绝热电荷转移过程中的能耗 准绝热电荷转移过程的能耗和能量利用率 准绝热电荷转移 讨论 提高利用率以增加延迟为代价 随着N的增大，利用率提高的增幅逐渐下降 N存在最优值 深入分析准绝热电荷转移LP的机理 从物理上讲，它为什么能降低动态功耗？ 降低了阻性通路上的功耗 从数学上讲，其LP机理体现在动态功耗公式中的哪个参数上？ 数学是物理的数学表达，因此一定会有体现 VDD 为什么？ 准绝热电荷转移过程中的能耗 准绝热LP技术研究概况 通过绝热逻辑电路（adiabatic logic circuits）实现VLSI 有专门文献介绍 分为全绝热和准绝热两种 属于蓄能并再利用电路的一种（Energy recovering circuitry） 容性节点放电时把释放的能量蓄存起来 电源电压和地电压是变化的（锯齿波、正弦波等），来实现LP；时序控制复杂 一直有研究进展 2006,Semi-Custom Design of Adiabatic Adder Circuits, Proceedings of the 19th International Conference on VLSI Design (VLSID’06) 2007, Low-Voltage Single-Phase Clocked Quasi-Adiabatic Pass-Gate Logic 2008, An Asynchrobatic, radix-four, carry look-ahead adder 准绝热LP技术研究概况 已报道多种类型的绝热单元电路 2N-2P, 2N-2N2P, PFAL, Pass Transistor Adiabatic Logic(PAL), Clocked Adiabatic Logic (CAL),Improved Pass-gate Adiabatic logic (IPGL), Adiabatic Differential Switch Logic (ADSL)等 用于全定制设计，追求最佳性能，特别是LP 用于Standard cell-based design中 用于memory设计中 2006 Semi-Custom Design of Adiabatic Adder Circuits 研究了LP绝热加法器电路，VDD为正弦 8-bit carry lookahead adders and tree adders 基于绝热逻辑单元电路实现 研究了研究结果表明：“the cell based design of tree adder circuits can save energy ranging fro