[经济学]第四章 组合逻辑电路3.pptVIP

第四章 组合逻辑电路 考虑级数的线路设计 ─ 电路的速度要求 ─ 门电路扇入和扇出系数的限制 电路的级数越多，信号通过该电路的延时越大，为了满足电路的速度要求，除提高每个门电路的速度外，另一个办法是压缩电路的级数，以减少传输延时，压缩级数后每个门电路的平均输入端口数和输出负载门电路数通常会增加，这要求设计人员在速度要求和扇入扇出限制之间进行折衷 。 压缩级数的线路设计 ─ 求反压缩法 ─ 展开压缩法 第四章 组合逻辑电路 求反压缩法 第四章 组合逻辑电路 电路： 第四章 组合逻辑电路 展开压缩法 展开压缩法通常使表达式变繁，电路实现复杂性增加。 我们以全加器为例加以说明 与或非门实现的一位全加器电路 第四章 组合逻辑电路 串行进位4位二进制全加器电路 第四章 组合逻辑电路 并行进位的并行加法器 令: Gi=AiBi产生本地进位的条件 Hi=Ai⊕Bi传送低位进位Ci-1的条件，半加和。 第四章 组合逻辑电路 并行进位位电路： 第四章 组合逻辑电路 4位并行进位加法器电路： 第四章 组合逻辑电路 增加级数的线路设计 增加级数主要为克服门电路扇入扇出的限制，但以牺牲速度为代价。在实际设计中遇到的典型实例是译码电路设计。 一级译码电路 如3-8译码器每个输出函数门电路要有3个输入端， 4-16译码器每个输出函数门电路要有4个