合工大EDA课程设计.docVIP

正文 本数字系统实现基本的计时功能，输入1kHz的时钟，采用24小时制计时，能显示时、分、秒 本数字钟的实现可分为以下几个模块： （1） 秒计数模块：秒计数，在频率为1H的时钟下以60次为循环计数，并产生进位信号影响分计数；?分计数模块：分计数，在秒进位信号为高电平时，计数一次，同样以60次为一个循环计数，同时产生分进位信号影响时计数；时计数模块：时计数，在分进位信号为高电平时，计数一次，以24次为一个循环计数；： 时计时：module hc24(qh,ql,clk,reset); output[3:0]qh; output[3:0]ql; reg[3:0]qh; reg[3:0]ql; input clk,reset; always@(posedge clk or negedge reset) begin if(~reset){qh,ql}=0; else begin if({qh,ql}==8h23){qh,ql}=0; else begin if(ql==9)begin ql=0;qh=qh+1;end else ql=ql+1; end end end endmodule 秒计时与分计时的内部结构如下： 整点报时模块 闹钟计时器转换模块：通过调节JA可以使数码管显示闹钟，当JA为高电平显示闹钟状态，当JA为低电平显示计时