SOPC第二章.ppt

第2章 Nios II处理器;第2章 Nios II处理器;2.1 Nios II处理器系统简介;SDRAM存储器;2.1 Nios II处理器系统简介;地址发生器;2.3 寄存器文件;;;2.3.2 控制寄存器;控制寄存器一览;控制寄存器一览;2.4 算术逻辑单元;2.4 算术逻辑单元;2.5 复位信号; CPU复位后，Nios II处理器将执行下列操作： 清除状态寄存器status，使之为0x0； 指令Cache与程序存储器的关联被置为无效，处理器从固态程序存储器(比如Flash)中的reset地址处取得第一条指令； 从复位地址处开始执行程序。; 以下部件的状态在复位后是不确定的： 通用寄存器(除zero(r0)：总是存放0值)； 控制寄存器(除status(ct10),被置为0x0)； 指令和数据存储器。 Cache(除与复位地址关联的指令Cache); 与CPU相连的各外设，各外设复位后的状态要具体参考各外设的手册； 用户指令逻辑在复位后的状态要参看用户指令逻辑的手册或说明。;2.6 运行模式;Nios II 处理器3种运行模式切换;2.7 异常和中断控制器;2.8 异常处理;硬件中断;2.8.2异常硬件处理流程 当异常发生后，处理器会依次完成以下工作：;2.8.3异常判别及优先级;异常的嵌套 异常返回 异常响应时间 ;异常的嵌套 异常返回 异常响应时间 ;异常的嵌套 异常返回 异常响应时间 ;异常的嵌套 异常返回 异常响应时间 ;2.9 存储器及I/O结构;Nios II 存储器和I/O结构;指令与数据总线 指令主端口 Nios II指令总线作为32位Avalon主端口来实现。指令主端口只执行一个功能：对处理器将要执行的指令进行取指。 指令主端口是具有流水线属性的Avalon主端口。 指令主端口依赖Avalon交换结构中的动态总线对齐逻辑始终能接收32位数据。 ;Nios II 存储器和I/O结构;1、指令与数据总线 数据主端口 Nios II数据总线作为32位Avalon主端口来实现。数据主端口执行两个功能： 1．当处理器执行装载指令时，从存储器或外设中读数据。 2．当处理器执行存储指令时，将数据写入存储器或外设。 数据主端口不支持Avalon流水线传输。 ;1、指令与数据总线 指令和数据共享的存储器 通常，指令和数据主端口共享含有指令和数据的存储器。当处理器内核使用独立的指令总线和数据总线时，整个Nios II处理器系统对外呈现单一的、共用的指令/数据总线。;Nios II 存储器和I/O结构;2、高速缓存(Cache) Nios II结构的指令主端口和数据主端口都支持高速缓存。 作为NiosII处理器组成部分的高速缓存在SOPC Builder中是可选的，这取决于用户对系统存储性能以及FPGA资源的使用要求。包含高速缓存不会影响程序的功能，但会影响处理器取指和读/写数据时的速度。 高速缓存改善性能的功效是基于以下前提的： 1．常规存储器位于片外，访问时间比片内存储器要长。 2．循环执行的、最大的，关键性能的指令序列长度小于指令高速缓存。 3．关键性能数据的最大模块小于数据高速缓存。 ;3、紧耦合存储器(TCM);3、紧耦合存储器(TCM);3、紧耦合存储器介绍 Nios II内核可以不包含紧耦合存储器，也可以包含一个或多个紧耦合存储器。 紧耦合存储器与其它通过Avalon交换结构连接的存储器件一样，占据标准的地址空间。它的地址范围在生成系统时确定。 系统在访问指定的代码或数据时，能够使用紧耦合存储器来获得最高性能。例如，中断频繁的应用能够将异常处理代码放在紧耦合存储器中来降低中断延迟。类似的，计算密集型的数字信号处理（DSP）应用能够将紧耦合存储器指定为数据缓存区，实现最快的数据访问。;2.10 访问存储器和外设;寻址方式 Nios II结构支持以下寻址方式有： 寄存器寻址:所有的操作数都是寄存器，结果保存在寄存器中 移位寻址:寄存器和带符号的16位立即数相加的结果作为地址 立即数寻址:操作数是指令中的常量 寄存器间接寻址:使用了移位寻址，只是移位值是常量0 绝对寻址:范围有限制的绝对寻址使用带有寄存器r0（它的值始终是0x00）的移位寻址来实现。;高速缓存访问 Nios II结构和指令集可以管理数据高速缓存和指令高速缓存。高速缓存管理使用高速缓存指令在软件中实现。指令集可对高速缓存实现初始化、刷新及旁路数据高速缓存的指令操作。 ;2.11 Nios II内核的三种类型;