三态总线控制电路设计.docVIP

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2018-03-07 发布于河南
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三态总线控制电路设计.doc

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三态总线控制电路设计

EDA实验报告书姓名学号实验时间课题名称三态总线控制电路设计实验目的 1．掌握进程的一般描述方法； 2．进一步掌握文本输入的EDA设计方法。设计要求设计一个三态总线控制门电路。具体设计要求如下： 1）当EN=0时，三态门的输出端处于高阻状态； 2）根据EN值的不同，使得输出端分别选择输出七个输入端的信号。七个输入端的输入信号均为四位二进制信号。试用两种方法实现。（其中必须包含信号量的定义）设计思路利用VHDL语言引入三态控制电路的实现。在设计中，如果用STD_LOGIC数据类型的Z对一个变量赋值，即会引入三态门，并在控制下可使其输出为高阻态，这等效于使三态门禁止输出。设计原理图及源程序 if语句： Case语句：仿真波形图 If语句 Case语句实验结果 If语句 Case语句问题讨论 1.试分析对比两种方法的效率。 2.若引入时钟沿信号，哪种方法更合适？为什么？教师评分操作成绩报告成绩教师签名日期