USB 3.0中五分频电路设计.docVIP

USB 3.0中五分频电路设计 　　摘 要：基于65 nm CMOS工艺,分别采用CML电路和TSPC电路设计并实现一种新型五分频电路，适用于??USB 3.0物理层中时钟频率的五分频转换，且输出占空比基本满足50%， 仿真结果表明采用CML电路构建的分频器可稳定工作在??8 GHz的输入时钟频率，此时功耗为1.9 mW，采用TSPC电路构建的分频器可稳定工作在10 GHz输入时钟频率，此时功耗为0.2 mW，2种分频电路都满足USB 3.0规范要求，完全达到预期目标。 　　关键词：分频器； 触发器； 电流模式逻辑； 单相位时钟逻辑 　　中图分类号：TN911-34 文献标识码：A 　　文章编号：1004-373X(2011)20-0181-03 　　 　　 　　Design for Circuit of 5 Frequency Divider in USB3.0 　　ZHAO Guang, GONG Yu-bin 　　(School of Physical Electronics, University of Electronic Science and Technology of China, Chengdu 610054, China) 　　 　　Abstract： A new divided-by-5 frequency divider based on current mode logic (CML) and true single phase clock (TSPC) are designed and implemented by using 65 nm CMOS process technology. The divider is applied to the clock frequency conversion in physical layer of USB3.0, and the output signal has a 50% duty cycle. Simulation result show the divider based on CML can work in 8 GHz frequency steadily and its power dissipation is 1.9 mW; the divider based on TSPC can work in ??10 GHz frequency steadily and its power dissipation is 0.2 mW. Both dividers can satisfy the standard of USB3.0. 　　Keywords： frequency divider;trigger; current mode logic (CML); logic of single phase clock (TSPC) 　　 　　0 引 言 　　USB 3.0是通用串行总线（Universal Serial Bus）的最新规范，该规范由英特尔等大公司发起，其最高传输速度可达5 Gb/s［1］，并且兼容USB 2.0及以下接口标准。物理层的并串/串并转换电路是USB 3.0的重要组成部分，在发送端将经过8 b/10 b编码的10位并行数据转换成串行数据并传输到驱动电路，在接收端将经过CDR（Clock and Data Recovery）恢复出来的串行数据转换成10位并行数据。在并串/串并转换过程中，同时存在着时钟频率的转换，若串行数据采用时钟上下沿双沿输出［2］，则串行数据传输频率降低一半，并行传输时钟为串行传输时钟的1/5，即五分频。 　　本文设计了基于65 nm工艺的五分频器，产生?┮桓稣伎毡任?50%的五分频信号。对该电路的设计不以追求高速度为惟一目标［3］，而是在满足USB 3.0协议所要求的频率范围基础上，尽可能的降低功耗。 　　1 电路原理与结构 　　采用基于D触发器结构的五分频器逻辑框图如?┩?1所示。图1由3个D触发器和少量逻辑门构成，采用了同步工作模式，其原理是由吞脉冲计数原理产生??2个占空比不同的五分频信号A和B，然后对时钟信号CLK，A和B进行逻辑运算得到占空比为50%的五分频信号CLK/5，其计数过程如表1所示，从表1的计数过程可知，分频后的时钟CLK/5的周期是输入时钟CLK的5倍，由此实现了五分频并且其占空比为50%。 　　 　　图1 5分频电路逻辑结构 　　2 分频器基本电路的设计 　　触发器是整个分频器中最基本的结构，只有设计好一个快速的触发器，才能实现一个高频率的分频器［4］，目前用于分频电路的触发器电路主要有3种。第1种是CML（Current Mode lo