基于DSP Builder的16阶FIR滤波器实现.docVIP

基于DSP Builder的16阶FIR滤波器实现 　　摘 要:现场可编程门阵列(FPGA)器件广泛用于数字信号处理领域,而使用VHDL或VerilogHDL语言进行设计的难度较大。提出一种采用DSP Builder实现FIR滤波器的设计方案,按照Matlab/Simulink/DSP Builder/Modelsim /Quartus Ⅱ的设计流程,设计一个16阶的FIR低通滤波器,并完成了软硬件的仿真与验证。结果表明,该方法简单易行,可满足设计要求,它验证了采用DSP Builder实现滤波器设计的独特优势。 　　关键词:FIR 滤波器;Simulink;DSP Builder;Quartus Ⅱ 　　中图分类号:TN713文献标识码:A 　　文章编号:1004-373X(2009)20-193-03 　　 　　Design of 16-taps FIR Filter Based on DSP Builder 　　FAN Hanbai,SI Jiazhen 　　(North China Electric Power University,Baoding,071003,China) 　　Abstract:Field Programmable Gate Array(FPGA)devices is widely used in the field of digital signal processing,it is difficult to design using VHDL or VerilogHDL.A model development technology of DSP Builder is adopted to design FIR filter,according to the flow of Matlab/Simulink/DSP Builder/Modelsim /Quartus Ⅱ,a 16-taps low-pass FIR filter is designed,which is simulated and verified in the digital signal process circuit,the results show that the method is simple,feasible and the advantage of designing digital filter by the use of DSP builder are verified. 　　Keywords:FIR filter;Simulink;DSP Builder;Quartus Ⅱ 　　 　　FIR数字滤波器在数字信号处理的各种应用中发挥着十分重要的作用,它能够提供理想的线性相位响应,在整个频带上获得常数群时延,从而得到零失真输出信号,同时它可以采用十分简单的算法予以实现。这些优点使FIR滤波器成为设计工程师的首选。在采用VHDL或VerilogHDL等硬件描述语言设计数字滤波器时,由于程序的编写往往不能达到良好优化而使滤波器性能表现一般,而采用调试好的IP Core需要向Altera公司购买。在此,采用一种基于DSP Builder的FPGA设计方法,使FIR滤波器设计较为简单易行,并能满足设计要求[1]。 　　1 FIR滤波器介绍 　　1.1 FIR滤波器原理[2,3] 　　对于一个FIR滤波器系统,它的冲激响应总是有限长的,最具体的FIR滤波器可用下式表示[4]: 　　y(n)=∑Mr=1b(r)x(n-r) 　　式中:r是FIR滤波器的抽头数;x(n-r)是延时r个抽头的输入信号;b(r)是第r级抽头数(单位脉冲响应);M是滤波器的阶数;y(n)表示滤波器的输出序列。 　　滤波器就是寻求一个可实现的系统函数H(z),使其频率响应H(ejω)满足所希望得到的频域信号,也可以用卷积的形式来表示: 　　y(n)=x(n)*h(n) 　　典型的直接I型FIR滤波器如图1表示,其输出序列y(n)满足下式[5]: 　　y(n)=h(0)x(n)+h(1)x(n-1)+ 　　h(2)x(n-2)+…+h(15)x(n-15) 　　图1 直接I型FIR滤波器 　　1.2 设计要求 　　数字滤波器实际上是一个采用有限精度算法实现的线性非时变离散系统。它的设计步骤是先根据需要确定其性能指标,设计一个系统函数h(n)逼近所需要的性能指标,滤波器的系数计算可以借助Matlab强大的计算功能和现成滤波器设计工具来完成,最后采用有限的精度算法实现[5]。该系统的设计指标为:设计一个16阶的低通滤波器,选模拟信号的采样频率Fs为5 kHz,要求信号的截止频率Fc=1 kHz,输入序列的位宽