16位全加器.docVIP

四川理工大学 课 程 设 计 任 务 书 设计题目：采用门电路设计一个16位的全加器电路 院 系： 计算机学院 专 业： 计算机科学与技术 班 级： 2008级6班 指导教师： 朱文忠 学生姓名： 赵****************** 目录： 一 引言……………………………………… 1 1.1 设计背景…………………………… 1 1.2 设计分工…………………………… 1 二 设计目的………………………………… 2 2.1 设计目的…………………………… 2 2.2 设计内容…………………………… 2 三 设计过程………………………………… 2 3.1 硬件方案…………………………… 2 3.1.1 一位全加器的原理及设计……… 2 3.1.2 四位全加器的原理及设计……… 4 3.1.3 十六位全加器的原理及设计…… 7 3.2 软件方案…………………………… 9 3.3 可行性论证………………………… 13 3.4 结论………………………………… 15 四 参考文献………………………………… 16 引言 1. 设计背景 随着计算机科学技术的发展，人们获得信息的途径更加多样，获取信息的速度更加快捷。硬件的发展允许程序员编出很多精彩的使用软件，也使得计算机更加普及。中央处理器CPU的好坏是影响和制约计算机速度和性能的关键因素。而加法器是组成CPU的的重要部件，一般运算速度的快慢就取决与每秒执行加法的次数，加法器是算术逻辑单元中的基本逻辑器件。例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。 多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。并行进位的并行加法器又可以分为组内并行、组间串行的进位链和组内并行、组间并行的进位链。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。它们的目的就是要进位信号的产生尽可能的快,因此产生了二重进位链或更高重进位链,显然进位速度的提高是以硬件设计的复杂化为代价来实现的。 2. 设计分工 赵**（081010*****）：硬件方案、排版 吴**（081010*****）：可行性论证、结论 王**（081010*****）：软件方案、找资料 设计目的 设计目的 掌握1位全加器的形成； 掌握4位片SN74LS181的原理； 用4片SN74LS181以并/串形成16位字长的ALU； 形成16位运算器数据通路结构； 将设计结果下载到实验板上，进行验证。 设计内容 了解计算机的硬件系统，了解一位全加器的组成原理，深入讨论计算机的组成原理，在熟悉常用的门电路的组成和工作过程的基础上，要求设计出一个16位的全加器。其中要求设计并写出产生求和结果的逻辑表达式，需要写出利用快速进位链产生进位的逻辑表达式，同时还要实现时需要用一个时钟信号控制运算的执行，如第一拍给出输入数据，第二拍给出运算控制信号，第三拍送输出数据，然后又回到第一拍，循环往复，直到运算全部结束。 根据要求设计出针对具体指令所对应的流程图；根据流程及门电路设计出相应的全加器。编写出VHDL程序，在仿真软件上运行并检验所设计的微程序的正确性。 设计过程 硬件方案 1.1 一位全加器的原理及设计 1.1 一位全加器的原理 全加器是实现两个一位二进制数及低位来的进位数相加即将三个一位二进制数相加，求得和数及向高位进位的逻辑电路。 图3.1 一位全加器的逻辑结构 (2)根据逻辑图我们可以写出各个器件的逻辑功能。 Ci = Xi Y i Ci-1+X i Y i C i-1+X i Y i C i-1+X i Y i C i-1 = (X i Y i)C i-1+X i Y i Fi = XiYiC i-1 + XiYiC i-1 +XiYiC i-1 + XiYiC i-1 = XiYiC i-1 (3)由上面可得。Xi和Yi为两个输入的一位二进制书，Ci-1为低位二进制数相加的进位输出到本位的输入，则Fi为本位二进制数Xi、Yi和低位进位输入Ci-1的相加之和，Ci为Xi、Yi和低位进位输入Ci-1相加向高位的进位输出。因此，该电路可以完成一位二进制数全加的功能，称为全加器。此电路的真值表如表所示-1 一位全加器真值表 Xi Yi Ci-1 Fi Ci 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0