数字IC设计第3章.ppt

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2018-03-07 发布于河南
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数字IC设计第3章.ppt

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数字IC设计第3章

 　　　wire ［ASIZE:0］ wptr, rptr, wrptr2, rwptr2; 　　　sync-r2w sync-r2w 　　　 (.wrptr2(wrptr2), .rptr(rptr),  　　　 .wclk(wclk), .wrst-n(wrst-n)); 　　　 sync-w2r sync-w2r 　　　 (.rwptr2(rwptr2), .wptr(wptr),  　　　 .rclk(rclk), .rrst-n(rrst-n)); 　　　 fifomem ＃(DSIZE, ASIZE) fifomem 　　　 (.rdata(rdata), .wdata(wdata),  　　　 .waddr(waddr), .raddr(raddr),  　　　 .wclken(winc), .wclk(wclk)); 　　　rptr-empty ＃(ASIZE) rptr-empty 　　　 (.rempty(rempty), .raddr(raddr),  　　　.rptr(rptr), .rwptr2(rwptr2),  　　　 .rinc(rinc), .rclk(rclk), .rrst-n(rrst-n)); 　　　 wptr-full ＃(ASIZE) wptr-full 　　　 (.wfull(wfull), .waddr(waddr),  　　　 .wptr(wptr), .wrptr2(wrptr2),  　　　 .winc(winc), .wclk(wclk), .wrst-n(wrst-n)); 　　　endmodule 　　接下来是存储体: 　　module fifomem (rdata, wdata, waddr, raddr, wclken, 　　 wclk); 　　parameter DATASIZE=8; // Memory data word width 　　parameter ADDRSIZE=4; // Number of memory address 　　bits 　　output ［DATASIZE-1:0］ rdata; 　　input ［DATASIZE-1:0］ wdata; 　　input ［ADDRSIZE-1:0］ waddr, raddr; 　　input wclken, wclk; 　　′ifdef VENDORRAM 　　// instantiation of a vendor′s dual-port RAM 　　VENDOR-RAM MEM (.dout(rdata), .din(wdata), 　　.waddr(waddr), .raddr(raddr),  　　.wclken(wclken), .clk(wclk)); 　　′else 　　reg ［DATASIZE-1:0］ MEM 　　　　［0:(1ADDRSIZE)-1］; 　　assign rdata=MEM［raddr］; 　　always @(posedge wclk) 　　if (wclken) MEM［waddr］ = wdata; 　　′endif 　　endmodule 　　module sync-r2w (wrptr2, rptr, wclk, wrst-n); 　　parameter ADDRSIZE=4; 　　output ［ADDRSIZE:0］ wrptr2; 　　input ［ADDRSIZE:0］ rptr; 　　input wclk, wrst-n; 　　reg ［ADDRSIZE:0］ wrptr2, wrptr1; 　　always @(posedge wclk or negedge wrst-n) 　　if (!wrst-n) {wrptr2, wrptr1} = 0; 　　else {wrptr2, wrptr1} = {wrptr1, rptr}; 　　endmodule 　　写指针同步模块如下所示：  　　module sync-w2r (rwptr2, wptr, rclk, rrst-n); 　　parameter ADDRSIZE=4; 　　output ［ADDRSIZE:0］ rwptr2; 　　input ［ADDRSIZE:0］ wptr; 　　input rclk, rrst-n; 　　reg ［ADDRSIZE:0］ rwptr2, rwptr1; 　　always @(posedge rclk or negedge rr