Lab14_1002班_U201013975_.docxVIP

Lab 12 DDS信号发生器 (time quest的使用)朱振文 电子1001班 U201013975实验目的掌握quartus软件的time quest TA的使用，能够对具体的verilog代码进行相应的时序分析。实验内容给定一个DDS信号发生器的源代码，使用verilog语言编写其顶层调用模块dds_test.v.编写时序分析约束条件。使用quartus实现DDS信号发生器的时序分析。观察时序分析。代码分析要用quartus实现DDS信号发生器的时序分析，需要建立相应的时序分析约束调节模块。clock使用CLOCK_50（50MHz） create_clock -period 20 -name mainclk [get_ports {CLOCK_50}]derive_pll_clocksderive_clock_uncertaintyDDS顶层调用模块dds_test。 module dds_test( input CLOCK_50, output [15:0]GPIO0_D ); dds the_dds_inst( .FreqWord(24h10000), .PhaseShift(24h0), .Clock(CLOCK_50), .ClkEn(1b1), .Out(GPIO0_D) ); endmodule3）DDS信号发生器的源代码。 module dds#( parameter PHASE_W = 24, parameter DATA_W = 16, parameter TABLE_AW = 12, parameter MEM_FIFL=SineTable.dat)( input [PHASE_W - 1 : 0] FreqWord, input [PHASE_W - 1 : 0] PhaseShift, input Clock, input ClkEn, output signed [DATA_W - 1 : 0] Out) ; reg signed [DATA_W - 1 : 0] sinTable[2 ** TABLE_AW - 1 : 0]; // Sine table ROM reg [PHASE_W - 1 : 0] phase; // Phase Accumulater wire [PHASE_W - 1 : 0] addr = phase + PhaseShift; // Phase Shift assign Out = sinTable[addr[PHASE_W - 1 : PHASE_W - TABLE_AW]]; // Look up the table initial begin phase = 0; $readmemh(SineTable.dat, sinTable); // Initialize the ROM end always@(posedge Clock) begin if(ClkEn) phase = phase + FreqWord; end endmodule实验步骤 打开Quartus软件，选择“File=Open Project ”，在弹出的窗口中选择项目的名称dds_test并打开。点击菜单compile/start compilation开始编译或点击软件中上部分的编译按钮。 编完成后单击“确定 ”。点击中上方的time quest time Analyzer快捷键打开time quest 窗口。打开后的窗口：单击time quest窗口下的”N etlist setup=Create timing Netlist”建立网络表。打开”file=new SDC file”建立SDC文件。 打开”edit/Insert constraint/creat clock”进行时钟创建，填入如下信息。 7)点击targets栏的上述指示位置打开加载窗口，点击“list”选择clock_50加载到右边窗口中，最后点击ok.最终显示如下页面，单击insert.输入完整代码，最终显示如下，然后单击保存，输入文件名为SDC,sdc.回到quartus主页面，选择“Processing=》Start Compilation”开始编译，编译通过后可以查看生成的Report，单击“确定”完成。回到time quest页面，单击”slack/report setup summary”，跳出如下窗口。 选中mainclk,单击鼠标右键选择report timing.,将跳出的窗口改成如下信息，而后单击report timing显示时序分析结果。实验结果的测试和分析时序分析结果表显示的事慢速模型。可观察该表判断该时序电路的情况。实验总结通过该实验让我初步懂得了时序分析的基本步骤及作