d第四章 组合逻辑电路(10讲).ppt

第三章 组合逻辑电路 本章主要内容 4.3.4 加法器 其逻辑电路及逻辑符号如图4.3.26所示 2. 全加器 由半加器组成的全加器的逻辑电路和逻辑符号如图4.3.27所示。 双全加器74LS183的内部电路是按下式构建的，如图4.3.27所示 二 、多位加法器 串行进位加法器结构简单，但运算速度慢。应用在对运算速度要求不高的场合。T692就是这种串行进位加法器。 2.超前进位加法器 设Gi＝AiBi为进位生成函数，Pi＝ Ai＋Bi为进位传递函数，则上式可写成 74LS283就是采用这种超前进位的原理构成的4 位超前进位加法器，其内部电路如图4.3.29所示。 以i＝0和i＝1为例 逻辑图形符号如图4.3.30所示。 三 、用加法器设计组合逻辑电路 解：写出各输入端的逻辑式 则当Y7＝0时，74LS283(1)：A3＝0,A2＝D6，A1=D5，A0＝D4，74LS283(2)：A3＝D3, A2＝D2，A1=D1，A0＝D0， CI=0,做加法后和为 Y7～Y0=0D6~D0. 则当Y7＝1时，74LS283(1)：A3＝1,A2＝D?6，A1=D ?5，A0＝D ?4，74LS283(2)：A3＝D ?3, A2＝D ?2，A1=D ?1，A0＝D ?0， CI=1,做加法后和为 Y7～Y0=1D ?6~D ?0 +1, 例4.3.8 将BCD的8421码转换为余3码 * * * * * * 内容提要 本章重点介绍组合逻辑电路的特点、分析与设计。在此基础上，介绍常用的集成组合逻辑电路。最后介绍组合逻辑电路上存在的竞争－冒险现象，产生的原因及消除的方法。 在这一章中，应能在给定电路的情况下，分析其逻辑功能；也可在给定逻辑要求的情况下，用逻辑电路实现。另外对于集成组合逻辑电路，如编码器、译码器、数据选择器等，应了解其电路的逻辑功能、输出输入的逻辑关系、利用它们实现逻辑功能。重点是译码器和数据选择器。 4.1 概述 4.2 组合逻辑电路的分析和设计 4.3 若干常用的组合逻辑电路 4.4 组合逻辑电路中的竞争－冒险现象 一、1位加法器 1.半加器 半加器是只考虑两个1位二进制数相加，不考虑低位的进位。 其真值表为 输出端的逻辑式为 1 0 1 1 0 1 0 1 0 1 1 0 0 0 0 0 CO S B A 输 出 输 入 4.3.4 加法器 图4.3.26 半加器得逻辑电路及逻辑符号 逻辑电路 逻辑符号 全加器除了加数和被加数外，还要考虑低位的进位。其真值表如左表。 其输出端的逻辑式为 4.3.4 加法器 1 1 1 1 1 1 0 0 1 1 1 0 1 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1 1 0 0 0 0 0 0 0 CO S CI B A 输 出 输 入 4.3.4 加法器 4.3.4 加法器 图4.3.27 1.串行进位加法器（行波进位加法器） 图4.3.28所示电路为4位全加器，由于低位的进位输出接到高位的进位输入，故为串行进位加法器。 4.3.4 加法器 两个多位二进制数相加，必须利用全加器，1位二进制数相加用1个全加器，n 位二进制数相加用n个全加器。只要将低位的进位输出接到高位的进位输入。 图4.3.28 图4.3.28 4.3.4 加法器 输出逻辑式为 为了提高速度，若使进位信号不逐级传递，而是运算开始时，即可得到各位的进位信号，采用这个原理构成的加法器，就是超前进位（Carry Look－ahead）加法器，也成快速进位（Fast carry） 加法器。 4.3.4 加法器 1 1 1 1 1 1 0 0 1 1 1 0 1 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1 1 0 0 0 0 0 0 0 CO S CI B A 输 出 输 入 由全加器真值表可知，高位的进位信号的产生是在两种情况下：①在A·B＝1；②在A＋B＝1且CI＝1。故向高位的进位信号为 4.3.4 加法器 和为： 4.3.4 加法器 图4.3.29 4.3.4 加法器 (A0+B0 )? (A0 B0 )? (A1+B1 )? (A1 B1 )? (A0 B0 )?(A0+B0 ) (A1 B1 )?(A1+B1 ) ((A0+B0 )?+(A0 B0 )?CI ?) ?