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第六章 互补式金氧半积体电路之静电放电防护技术 在前面的章节中，已就积体电路的静电放电防护，做 一基本性的概念教导。在本章中，将就静电放电防护设计 做技术专业上的进一步说明，以利从事积体电路工作者， 得以改善其 IC 对静电放电(ESD)的可靠度问题。 6.1 前言 CMOS 製程演进与 ESD(HBM)耐压能力的关係显示于 图6.1-1(a)与图 6.1-1(b) 中，该图是美国IBM 公司研究人员 在 1993 年发表的论文中所提到的。在先进的CMOS 製程中 ，MOS 元件都做有 LDD (Lightly-Doped Drain)结构，在国内 0.35 微米的製程中已开始使用 Silicided diffusion 在 MOS 元件 的扩散层(diffusion)上，以降低 MOS 元件在汲极与源极端的 杂散串联电阻，；另外，为了降低MOS 元件在阐极(Gate) 上的杂散串联电阻，会有Polycide 的使用；在某些更先进的 製程中，Silicided diffusion 与 Polycide 会在製程同一步骤中 起做，而取名叫Salicide製程；此外，随着MOS 元件缩小 化，VDD 电压源的下降，MOS 元件的阐极薄氧化层(Gate Oxide)越来越薄；这些先进製程上的改进可大幅提昇 CMOS IC 内部电路