EDA技术_第6章_VHDL设计应用实例教材教学课件.ppt

第6章 VHDL设计应用实例;6.1 8位加法器的设计; 实践证明，4位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位加法器由4位二进制并行加法器级联构成是较好的折中选择。本设计中的8位二进制并行加法器即是由两个4位二进制并行加法器级联而成的，其电路原理图如图6.1所示。;图6.1 8位加法器电路原理图;2．VHDL源程序 1) 4位二进制并行加法器的源程序ADDER4B.VHD LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGNED.ALL； ENTITY ADDER4B IS --4位二进制并行加法器 PORT(CIN：IN STD_LOGIC； --低位进位 A： IN STD_LOGIC_VECTOR(3 DOWNTO 0)； --4位加数 B： IN STD_LOGIC_VECTOR(3 DOWNTO 0)； --4位被加数 S： OUT STD_LOGIC_VECTOR(3 DOWNTO 0)； --4位和 CONT： OUT STD_LOGIC)； --进位输出;END ADDER4B； ARCHITECTURE ART OF ADDER4B IS SIGNAL SINT：STD_LOGIC_VECTOR(4 DOWNTO 0)； SIGNAL AA，BB： STD_LOGIC_VECTOR(4 DOWNTO 0)； BEGIN AA=0 A； --将4位加数矢量扩为5位，为进位提供空间 BB=0 B； --将4位被加数矢量扩为5位，为进位提供空间 SINT=AA+BB+CIN ； S=SINT(3 DOWNTO 0)； CONT=SINT(4)； END ART；;2) 8位二进制加法器的源程序ADDER8B.VHD LIBRARY IEEE； USE IEEE_STD.LOGIC_1164.ALL； USE IEEE_STD.LOGIC_UNSIGNED.ALL： ENTITY ADDER8B IS --由4位二进制并行加法器级联而成的8位二进制加法器 PORT(CIN：IN STD_LOGIC； A：IN STD_LOGIC_VECTOR(7 DOWNTO 0)； B：IN STD_LOGIC_VECTOR(7 DOWNTO 0)； S：OUT STD_LOGIC_VECTOR(7 DOWNTO 0)； COUT：OUT STD_LOGIC)； END ADDER8B； ARCHICTURE ART OF ADDER8B IS; COMPONENET ADDER4B --对要调用的元件ADDER4B的界面端口进行定义 PORT(CIN：IN STD_LOGIC； A：IN STD_LOGIC_VECTOR(3 DOWNTO 0)； B：IN STD_LOGIC_VECTOR(3 DOWNTO 0)； S：OUT STD_LOGIC_VECTOR(3 DOWNTO 0)； CONT：OUT STD_LOGIC)； END COMPONENT ； SIGNAL CARRY_OUT：STD_LOGIC； --4位加法器的进位标志 BEGIN U1：ADDER4B --例化(安装)一个4位二进制加法器U1; PORT MAP(CIN=CIN，A=A(3 DOWNTO 0)，B=B(3 DOWNTO0)， S=S(3 DOWNTO 0)，COUT=CARRY_OUT)； U2：ADDER4B --例化(安???)一个4位二进制加法器U2 PORT MAP(CIN=CARRY_OUT，A=A(7 DOWNTO 4)，B=B(7 DOWNTO 4)， S=S (7 DOWNTO 4)；CONT=CONT)； END ART；; 3．硬件逻辑验证 选择实验电路结构图NO.1，由5.2的实验电路结构图NO.1和图6.1确定引脚的锁定。如可取实验电路结构图的PIO3～PIO0接A[3..0]，PIO7～PIO4接A[7..4]， PIO11～PIO8接B[3..0]，PIO15～PIO12接B[7..4]，PIO49接CIN。此加法器的被加数A和加数B分别由键2与键1、键4与