[计算机硬件及网络]李建英-EDA技术实验多媒体课件.ppt

实验三 十进制计数器的设计 实验原理 　　利用VHDL语言设计一个带有异步复位和同步时钟使能的十进制加法计数器。十进制加法计数器的外围引脚图如图1所示。 　　图1　十进制计数器的外围引脚图 实验要求 知识点 难点指导 实验目的 　　利用VHDL语言描述计数器时，如果使用了程序包ieee.std_logic_unsigned，则在描述计数器时就可以使用其中的函数“+”（递增计数）和“-”（递减计数）。 　　假定设计对象是增1计数器并且计数器被说明为向量，则当所有位均为‘1’时，计数器的下一状态将自动变成‘0’。 　　如果设计的是十进制计数器，那么当输出为“1001”时，下一时钟脉冲到来时，输出端应复位为初始状态“0000”，从而构成十进制计数器。 计数器的设计 程序包ieee.std_logic_unsigned 的使用； 知 识 点 难点指导 时序逻辑电路的概念，及相应时序电路的设计方法 计数器的概念及设计方法 通过温习课堂教学中相关知识或查阅相关资料。 4. 注意管脚锁定。 3. 时序逻辑电路设计过程中时