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- 2018-03-09 发布于浙江
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[计算机软件及应用]Designed Compile DC综合
DC的作用;DC在设计流程中的位置;什么是综合;为什么要进行DC ;DC综合的三个阶段:;SME 授课教案 *
;如何保证时序满足?;DC时序通路(timing path)的划分原理:;DC四种时序路径的划分;DC时序路径:;时间通路的划分;几个概念;建立时间和保持时间;时序分析;示意图;建立时间约束;保持时间约束 ;端口延时;输入延时;输出延时;DC的使用流程;库文件简单说明;工艺库的格式;工艺库的分类;工艺库的分类;DC中的工艺库及其配置;DC的启动:;Set_operating_conditions 设置工作条件命令;Set_wire_load_model设置连线负载模型 ;Set_wire_load_model设置连线负载模型;Set_wire_load_model设置连线负载模型;Set_driving_cell 设置输入驱动;Set_load 设置输出负载;Set_max_transition 设置最大传输时间;Set_max_capacitance 设置线负载电容 ;Set_max_fanout设置最大扇出负载;Set_clock_uncertainty 设置时钟不确定性;Set_clock_uncertainty 设置时钟不确定性;Set_clock_uncertainty 设置时??不确定性;Set_false_path 设置虚假路径;;Set_multicy
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