实验01加法器.docVIP

加法器 实验目的 掌握QuartusⅡ的原理图输入设计方法 学会使用QuartusⅡ进行编译、仿真、锁定管脚、下载 掌握多位全加器的设计方法 熟悉实验板的部分电路 预备知识 利用EDA工具进行原理图输入设计的优点是，设计者能利用原有的电路知识迅速入门，完成较大规模的电路系统设计，而不必具备许多诸如编程技术、硬件语言等新知识，而且直观，根据数字电路的知识即可完成。 QuartusⅡ提供了功能强大，直观便捷和操作灵活的原理图输入设计功能，同时还配备了适用于各种需要的元件库，其中包含基本逻辑元件库（如与非门、反向器、D触发器等）、宏功能元件（包含了几乎所有74系列的器件），以及功能强大，性能良好的类似于IP Core的兆功能块LPM库。但更为重要的是，QuartusⅡ还提供了原理图输入多层次设计功能，使得用户能设计更大规模的电路系统，以及使用方便精度良好的时序仿真器。 实验步骤 设计思路 1位全加器可以用两个半加器及一个或门连接而成，因此需要首先完成半加器的设计。 设输入信号为A,B，so为半加和，co为进位。 根据数字电路的知识，我们可以列出半加器的真值表，如表1-1所示。 表1-1 半加器真值表 输入 输出 A B So Co 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 根据真值表，我们可以得出输出和输入之间的关系，如式1-1所示。