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EDA 课程设计报告 题 目 数字钟的设计 所在学院 电信学院 专业班级 电信09301 学生姓名 陈 浩 指导教师 王碧芳 完成日期 2011 年 5 月 23  数字钟的设计 一、目的 1、熟悉数字电路的设计； 2、加深对硬件描述语言VHDL的了解和运用； 3、熟悉数字钟的工作方式； 4、实现数字钟的一些基本功能，能进行正常的时、分、秒计时功能，能实现整点报时。 二、设计实现 1、电路 2、端口说明： s【5..0】信号对应6个控制键，分别对应秒个位，秒十位，分个位，分十位，小时个位，小时十位。 rst信号为复位信号，在系统初始化时使用，clk为系统时钟，clr信号为清零信号。 sound信号连接扬声器，产生鸣叫。 sec1【6..0】表示秒十位 sec0【6..0】表示秒个位 min1【6..0】表示表示分十位 min0【6..0】表示分个位 hour1【6..0】表示表示小时十位hour0【6..0】表示小时个位 3、各部件及顶层文件全程编译、打包 （1）con1模块：实现对按键数的统计，按键按一次，计数器加1，如果大于9，自动回零 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY con1 IS PORT(s,rst:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END; ARCHITECTURE one OF con1 IS SIGNAL q1:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(s,rst) BEGIN IF rst=1 THEN q1=0000; ELSIF sEVENT AND s=1 THEN IF q11001 THEN q1=q1+1; ELSE q1=0000; END IF; END IF; END process; q=q1; END;（2）、sst模块：为整点报时提供控制信号，当58min，秒为52、54、56、58时，q500输出“1”；秒为00时，qlk输出为“1”。这两个信号经过逻辑门实现报时功能 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY sst IS PORT(m1,m0,s1,s0:IN STD_LOGIC_VECTOR(3 DOWNTO 0); clk:IN STD_LOGIC; q500,q1k:OUT STD_LOGIC);END; ARCHITECTURE one OF sst IS BEGIN PROCESS(clk) BEGIN IF clkEVENT AND clk=1 THEN IF m1=0101 AND m0=1001 AND s1=0101 THEN IF s0=0001 or s0=0011 or s0=0101 or s0=0111 THEN q500=1; ELSE q500=0; END IF; END IF; IF m1=0101 AND m0=1001 AND s1=0101 AND s0=1001 THEN q1k=1; ELSE q1k=0; END IF; END IF; END PROCESS; END; （3）、ccc模块：对系统时钟clk输入的4MHz频率信号进行分频，产生频率分别为1000Hz、500Hz和1Hz的时钟信号。 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY