VHDL语言试卷(2005年B卷).docVIP

湖南科技大学考试试题纸 VHDL语言 试题 信息与电气工程学院 院系 030431—4 班级 030441—6 学生人数 80 任课教师 宾心华 系主任 交题时间：2004 年 10 月 30 日 简答题（20分）： 简述行为描述方式，RTL描述方式与结构描述方式各自的特点及区别。(6分) S’EVENT和S’ACTIVE的区别是什么？具体说明。（7分） VHDL语言的客体有哪几种？它们分别对应的物理含义是什么？（7分） 判断题（10*2分）： VHDL属于强数据类型语言。（ ） 在进程中任意交换语句的顺序，对执行结果有影响。（ ） 采用行为描述方式而言，可以进行仿真，也一定可以进行逻辑综合。（ ） 过程中的输入输出参数都应列在紧跟过程名的括号内。（ ） s’STABLE属性不可以用来判断信号有没有事件发生。（ ） 不确定状态“X”在VHDL源程序中只能用大写，而不能用小写。（ ） 在端口方向的描述中，BUFFER定义的信号不能供构造体再使用，而OUT定义的信号则可以再供构造体使用。（ ） 一条信号代入语句，不能用一个进程来描述。（ ） 字符串由单引号括起来的一个字符序列，它也称字符矢量或字符串数组。（ ） 10．构造体描述电路端口，实体描述具体内部电路。（ ） 三．读程序（写出每个程序的具体功能） （3*10分） 1．entity bm is port(a:in std_logic_vector(7 downto 0) b:out std_logic_vector(2 downto 0)); end bm; architecture rtl of bm is begin process(a) begin case a is when =b=”000”; when =b=”001”; when =b=”010”; when =b=”011”; when =b=”100”; when =b=”101”; when =b=”110”; when others=b=”111”; end case; end process; end rtl 2．entity xyz is port(cin:in std_logic; a,b:in std_logic_vector(3 downto 0); s: out std_logic_vector(3 downto 0); cout:out std_logic); end xyz; architecture behav of xyz is singnal sint:std_logic_vector(4 downto 0); singnal aa,bb:std_logic_vector(4 downto 0); begin aa=’0’a(3 downto 0); bb=’0’b(3 downto 0); sint=aa+bb+cin; s(3 downto 0)=sint(3 downto 0); cout=sint(4); end behav; 3．entity mux4 is port(input:IN STD_LOGIC_VECTOR(1 DOWNTO 0); i0,i1,i2,i3:IN STD_LOGIC; q:STD_LOGIC); end mux4; architecture rtl of mux4 is begin process(input) begin case input is when”00”=q=i0; when”01”=q=i1; when”10”=q=i2; when”11”=q=i3; when others =q=’x’; end case; end process; end rtl 编程序（3*10分） 用VHDL语言描述一个双向总线缓冲器程序。 用VHDL语言设计一个3—8译码器，要求用CASE语句实现，只要求写出实体和构造体。 编写一个D触发器程序，构造体描述方式不限。 注：请用炭墨水书写、字迹要求工整、并抄写在方框线内