FPGA实训作业程序实训报告精选.docVIP

1、计数器的设计 用VHDL语言设计一个模为60，具有异步复位、同步置数功能的计数器，并用QuartusII软件仿真。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity count60 is port(clk,clr,en:in std_logic; jishu_gout:out std_logic_vector(3 downto 0); jishu_siout:out std_logic_vector(3 downto 0)); end count60; architecture behave of count60 is signal jishu1,jishu10:std_logic_vector(3 downto 0); begin process(clk,clr,en) begin if(clr=1)then jishu1=(others=0); jishu10=(others=0); elsif(clkevent and clk=1)then if(en=1)then jishu1=0000; jishu10=0000; else if(jishu1=1001and jishu10=0101)then jishu10=0000; jishu1=0000; elsif(jishu11001)then jishu1=jishu1+1; else jishu1=0000; if(jishu100101)then jishu10=jishu10+1; else jishu10=0000; end if; end if; end if; end if; jishu_gout=jishu1; jishu_siout=jishu10; end process; end behave; 60计数器的仿真结果： 2、分频器的设计： 用VHDL语言设计一个通用的可输出输入信号的2分频信号、4分频信号、8分频信号、16分频信号的分频电路，并用QuartusII软件仿真。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity fenpin is port(clk_in:in std_logic; clk2,clk4,clk8,clk16:out std_logic); end fenpin; architecture behave of fenpin is signal q: std_logic_vector(3 downto 0); begin process(clk_in) begin if(clk_inevent and clk_in=1)then q=q+1; end if; end process; clk2=q(0); clk4=q(1); clk8=q(2); clk16=q(3); end; 分频器的仿真结果： 3、编码器的设计： 用VHDL语言设计一个8-3编码器的VHDL程序，并用QuartusII软件仿真。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity code83 is port(din:in std_logic_vector(7 downto 0); code:out std_logic_vector(2 downto 0)