七人表决器的VHDL程序设计精选.docVIP

一、题目 用VHDL设计七人表决器 二、分析讨论： 七人表决器这一功能用C语言、汇编语言或VHDL编程然后下载到单片机上实现，不过用VHDL编程不仅技术含量高而且能让我们更熟练的掌握使用quartus软件的步骤和方法。所以我们使用VHDL完成。 七人表决器就是当投票的人中，同意个数过半（即大于等于4）时，认为通过；否则，不通过。 在编程中我们使用一个七位二进制输入变量表示投票人；一个七位二进制输出变量表示一个七段数码管显示同意的票数；一个一位的输出变量表示最终的投票结果。此结果能够在quartus软件中通过时序仿真。 在硬件上我们用七个拨动开关来表示七个投票人，拨动开关为‘1’时表示同意，为‘0’表示不同意；同意的票数和表决的时间分别通过一个七段数码管显示出来；最终的表决结果用一个LED表示。 三、设计方案 3．1实现原理 首先，编写一个十进制的减法计数器，其输入为clk, clr, en,输出为q[3..0]。外部的时钟信号的频率选择为1KHz，此频率太大无法显示投票的限制时间，所以要用一个分频器来增大计数时间。 设计一个分频器的程序，将时钟信号经过分频器输入到计数器中，输入为clk, 输出为 new clk。当clk 有1000个上升沿是newclk产生一个脉冲，也就是计数器计数一次。 其次，编辑七人表决器在主程序，其输入为clk, clr, en, input[6..0], q[3..0]，输出为output，led[6..0]。此程序的是时钟脉冲clk也为1KHz；当q从9到4期间投票是有效的，在4到0期间是无效的，此时就显示之前同意的票数。记录的票数通过casa语句转换到8位七段数码管显示出来。 投票的时间和记录的票数要通过两个数码管显示，所以要用一个三八译码器来完成。接着编辑一个三八译码器的程序，其输入为clk, led[6..0], q[3..0], 输出为 choice, data[7..0]。程序中当用一个中间变量来选择数码管，由于clk的扫描的频率很大，所以两个数码管看上去是同时显示。 3．2 实现条件 ①在quartus环境下编辑操作； ②外部时钟信号； ③控制引脚。 3.3 算法的描述 首先，编写十进制的减法计数器，其输入为clk, clr, en,输出为q[3..0]，运行之后生成模块器件。这个子程序中主要用到的算法是if语句： if(clr=0)then count_4=1001; elsif(clkevent and clk=1)then if(en=1)then if(count_4=0000)then count_4=1001; else count_4=count_4-1; end if; end if; end if; 其次，编辑七人表决器在主程序，其输入为cl, clr, en, input[6..0], q[3..0]，输出为led[6..0];生成模块器件。此程序中主要用到的算法有case语句和loop语句： for i in 6 downto 0 loop if (input(i)=1)then cnt:=cnt+1; else cnt:=cnt; end if; end loop; case cnt is when 0=x:=; when 1=x:=; when 2=x:=; when 3=x:=; when 4=x:=; when 5=x:=; when 6=x:=; when 7=x:=; when others=x:=; end case; 接着编辑三八译码器的程序，其输入为clk, led[6..0], q[3..0], 输出为 choice, data[7..0], 生产模块器件。此程序中用到的算法主要有if语句和casa语句。 if clkevent and clk=1 THEN if count=1 then count=0; else count=1; end if; end if; case temp1 is when 0000=datain=; when 0001=datain=; when 0010=datain=;