第13讲 逻辑功效理论.pptVIP

第13讲 逻辑功效理论 MOS管数字模型回顾 FO4问题回顾 本节要解决的问题 线性延迟模型 延迟分为2部分，一部分由逻辑门自身的寄生电容和导通电阻决定，称为寄生延迟。另一部分由导通电阻和负载电容决定，称为功效延迟。 公式 d=f+p 其中p为寄生延迟，f为功效延迟。 2输入与非门的寄生延迟 2输入或非门的寄生延迟 3输入与非门和或非门的寄生延迟 3输入与非门 P：2 2 2 N:3 3 3 3输入或非门 P：6 6 6 N:1 1 1 结论 按比例增加或缩小逻辑门中的晶体管尺寸，寄生延迟不变。 寄生延迟与逻辑关系有关,逻辑关系复杂则寄生延迟增加。 与非门和或非门寄生延迟相等,以3RC为单位时等于输入端个数. 功效延迟怎么算？ 利用负载电容与输入电容表示反相器延迟 与非门的功效延迟 逻辑功效 定义 使一个逻辑门具有与同规格反相器相同的输出电阻时，该逻辑门的输入电容与反相器的输入电容之比称为逻辑功效（Logic effort). 逻辑功效和寄生延迟表 门延迟的统一公式 快速估算路径延迟 最佳尺寸设计问题 已知第一级逻辑门尺寸和最后一级的负载电容，如何确定中间级逻辑门中的晶体管尺寸使延迟最小？ 思路 确定逻辑门中的晶体管尺寸等价于确定逻辑门的输入电容。因为逻辑门中的晶体管尺寸有固定比例，知道了输入电容就可以推算出尺寸。 如何确定x,y,z使延迟最小？ 思路：先求功效延迟之积 无分支路径H的计算 有分支路径如何计算H？ 原书中的处理办法 将H定义为Cout/Cin。 定义分支功效b 求出F以后如何？ 求出级功效延迟后计算各级门的输入电容 从最后一级开始向逐级回推算逻辑门的输入电容，确定了逻辑门的输入电容就确定了逻辑门中的晶体管尺寸。 例：确定中间逻辑门尺寸使延迟最小 计算 计算晶体管尺寸 * * （1）栅电容近似等于源（漏）区电容。W增加，电容按比例增加，电阻按比例减小。 （2）相同尺寸的P管电阻比N管电阻大一倍。 驱动门只考虑漏区电容，负载门只考虑栅电容。 如何快速估计从A到Y的延迟？ 如何设计逻辑门中晶体管尺寸使延迟最小？ 反相器的寄生延迟与逻辑门尺寸无关！ 其它逻辑门？ 导通电阻为（R/k),Y点的寄生电容为6kC,寄生延迟为6RC，与k无关。 如果保持基本比例不变，同时改变所有管子的尺寸，2输入或非门的寄生延迟始终为6RC。 如果考虑串联MOS管的中间的电容？ 简化处理：4输入端以下忽略串联MOS管的中间电容. 漏区寄生电容是9C,寄生延迟=3(3RC) 如果使用2倍规格反相器,即将单位反相器的晶体管”尺寸”增加1倍，则 功效延迟与”尺寸”(W)有关，尺寸增加一倍，功效延迟下降了一倍，但输入电容增加了一倍,对前一级不利。 k倍反相器 减小输出电阻是以增加输入电容为代价的。 以3RC为单位，延迟可以表示为 为使与非门的输出电阻为R，付出的代价是输入电容为4C。 延迟可以写为 单位：3RC d:延迟，p:寄生延迟，f：功效延迟。单位3RC。 g:逻辑功效 h:电功效 如果以3RC为单位，逻辑门的延迟可以表示为 图中，逻辑门符号中的数字表示输入电容。 注意：寄生延迟与尺寸无关，要使延迟最小，等价于使功效延迟之和最小。 即如何使 最小？ 定义： G与尺寸无关，H？ 由于G与尺寸无关，如果能够在确定出中间门输入电容（尺寸）之前求出H，就能求出F，这样，最佳尺寸问题转化为乘积一定，使和最小的问题。 注意:这里对H的定义与原书不同. Ci1是第1级门的输入电容。注意H与中间门尺寸无关。 在假设xb是x的正数倍，yb是y的正数倍，zb是z的正数倍时，也能消掉x,y,z。 结果与前面的算法相同。 Con是当前考虑的分支上的负载电容，Coff是另一分支的电容。 定义: 最后: 假设已算出 由于 由于其中寄生延迟是常数，关键是使fi之和最小 条件 其中 即各级功效延迟相等时速度最快. 可以求出z，求出后z就可求出y,x，最后根据逻辑门中的尺寸比例，求出P管和N管尺寸。 *