第五章 处理器总线时序和处理器总线.ppt

第五章 处理器总线时序和系统总线 第5章：微处理器外部特性 教学重点及教学要求 最小组态下的基本引脚 最小组态下的总线时序 最小组态下的总线形成 第5章：5.1 处理器总线 外部特性表现在其引脚信号上，学习时请特别关注以下几个方面： 第5章：5.1.1 8088的两种组态 当8088 CPU与存储器和外设构成一个计算机的硬件系统时，根据所连的存储器和外设的规模，8088可以有两种不同的组态。 两种组态构成两种不同规模的应用系统 最小组态模式 构成小规模的应用系统 8088本身提供所有的系统总线信号 最大组态模式 构成较大规模的应用系统，例如可以接入数值协处理器8087 8088和总线控制器8288共同形成系统总线信号 两种组态利用MN/MX*引脚区别 MN/MX*接高电平为最小组态模式 MN/MX*接低电平为最大组态模式 两种组态下的内部操作并没有区别 IBM PC/XT采用最大组态 本书以最小组态展开基本原理 第5章：8088的引脚图（P165.图5-3) 第5章：5.1.2 最小组态的引脚信号 分类学习这40个引脚（总线）信号 数据和地址引脚 读写控制引脚 中断请求和响应引脚 总线请求和响应引脚 其它引脚 第5章：1. 数据和地址引脚 AD7 ~ AD0（Address/Data） (9 ~ 16) P165 地址/数据分时复用引脚，双向、三态 作为复用引脚，在总线周期的T1状态用来输出要访问的存储器或I/O端口的低8位地址A7 ~ A0。 T2 ~ T3状态，对读周期而言，处于浮空状态；对写周期，则是传输数据的低8位D7 ~ D0 。 在CPU响应中断，以及系统总线保持响应时，都浮空处于高阻状态。 第5章：1. 数据和地址引脚（续1） A15 ~ A8（Address） (39、2~ 8) P165 中间8位地址引脚，输出、三态 这些引脚在访问存储器或外设时，提供全部20位地址中的中间8位地址A15 ~ A8 第5章：1. 数据和地址引脚（续2） A19/S6 ~ A16/S3（Address/Status） (35 ~ 38) P165 地址/状态分时复用引脚，输出、三态 在总线周期的T1状态输出高4位地址A19 ~ A16 由于8086/8088对I/0端口的寻址仅用低16位地址线，故A19 ~ A16作为地址总线使用时只能对存储器寻址 其他时间输出状态信号S6 ~ S3 ，作用为： S6：始终为低电平 S5：输出，指明标志寄存器中中断允许标志I的当前状 态 S4、S3：编码，指明当前正在使用的段寄存器（P165.表5-4） 第5章：2. 读写控制引脚 ALE（Address Latch Enable） (25) P162 地址锁存允许，输出、高电平有效，是微处理器提供给地址锁存器8282/8283的控制信号 在总线周期的T1状态ALE引脚高电平有效，表示当前在地址/数据复用总线上输出的是地址信息，即AD7 ~ AD0和A19/S6 ~ A16/S3正在传送地址信息 ，地址锁存器把ALE作为锁存信号，对地址进行锁存。 由于地址信息在这些复用引脚上出现的时间很短暂，所以系统可以利用ALE引脚将地址锁存起来 注意：ALE不能浮空 第5章：2. 读写控制引脚（续1） IO/M*（Input and Output/Memory） (28) P162 I/O或存储器访问，输出、三态 该引脚输出高电平时，表示CPU将访问I/O端口，这时地址总线A15 ~ A0提供16位I/O口地址 该引脚输出低电平时，表示CPU将访问存储器，这时地址总线A19 ~ A0提供20位存储器地址 DMA方式：浮空成高阻状态 第5章：2. 读写控制引脚（续2） WR*（Write） (29) P162 写控制，输出、三态、低电平有效 T2、T3、TW期间有效时，表示CPU正在写出数据给存储器或I/O端口 RD*（Read） (32) P165 读控制，输出、三态、低电平有效 T2、T3、TW期间有效时，表示CPU正在从存储器或I/O端口读入数据 DMA方式：浮空 第5章：2. 读写控制引脚（续3） 第5章：2. 读写控制引脚（续4） READY (22) P165 存储器或I/O口就绪，输入、高电平有效 总线操作周期中，CPU会测试该引脚 如果测到高有效，CPU直接进入下一步 如果测到无效，CPU将插入等待周期 等待周期中仍然要监测READY信号，确定是否继续插入等待周期 是由所访问的存储器或I/O设备发出的响应信号，有效时表示设备准备就绪，可进行一次数据传输 第5章：2. 读写控制引脚（续5） D