集成电路的防静电措施.doc

集成电路的防静电措施 半导体器件在制造、存储、运输及装配过程中，由于仪器设备、材料及操作者的相对运动，均可能因磨擦而产生几千伏的静电电压。 静电是通过电子或离子的转移形成的，它是正电荷和负电荷在局部范围内失去平衡的结果。 当器件与这些带电体接触时，带电体就会通过器件“引腿”放电，引起器件失效，也就是我们常说的静电放电(ESD，Electro static Discharge)。不仅MOS器件对静电放电损伤敏感，双极器件和混合集成电路的静电损伤问题也引起了业界的广泛关注。 对于CMOS电路，特别是军品电路，由于其所具有的特殊结构，当静电积累感应超过MOS管栅氧化层耐压时，MOS晶体管的栅氧化层会被击穿并使器件失效。 CMOS电路的静电路损伤分为突发性和潜在性两种失效模式。突发性失效表现为栅氧化层击穿，它是NP结界面损伤所至；潜在失效表现为静电路损伤作用不足以引起器件完全失效，但会在器件的内部造成损伤。 由于这种损伤是积累性的，随着静电作用次数的增加，器件的电参数逐渐恶化。这种潜在的失效，一方面降低了器件的抗静电能力，另一方面也降低了器件使用的可靠性。 潜在失效造成器件受静电损伤轻，每次静电损伤逐渐积累，潜伏着突发失效的因素。 ESD主要包括人体放电模式(HBM，Human Body Model)、机器放电模式(MM，Machine Model)、组件充电模式(CDM，Charged Device Model)。HBM仿真人体累积静电荷后对集成电路的放电现象；MM网仿真机器设备累积了静电，在与集成电路碰触时对其放电；CDM是指集成电路本身因磨擦或感应等因素在内部累积静电后，当其任一引脚碰触到接地导体时，静电便会经由引脚泄出而造成的放电现象。 图 1 全方位防ESD模型 器件无论是在加工测试、压焊、封装、包装、运输以及使用过程中，都不可避免地接触到静电，突发性和潜在性的失效是造成器件可靠性问题的主要原因。 CMOS集成电路（尤其是数字集成电路）的输入端和电源端在受到静电，或者使用时其输入会信号高于电源电压，再或是电源在开关时所出现的尖峰脉冲，都会引起CMOS内部器件的损坏。 这是因为电路内部CMOS器件的栅极可以受到静电作用或感应作用的控制。 因此，外来的静电或信号脉冲作用于输出端或电源时，都将直接或间接作用于一些CMOS管的栅极，引起CMOS管的损伤或击穿。 为了防止器件受到静电损伤，可采取以下措施： （1）使用的输入端应根据要求接电源或接地，不得悬空； （2）作为线路板输入接口的电路，其输入端除加瞬变电压抑制二极管外，还应对地接电阻器，其阻值一般取0.2MΩ～1MΩ； （3）当电路与电阻器、电容器组成振荡器时，电容器存储电荷产生的电压可使有关输入端的电压短时高于电源电压。为防止这一现象导致闩锁，应在该输入端串联限流电阻器(其阻值一般取定时电阻的2~3倍)； （4）线路板输入接口传输门的每个输入端都应串接电阻器(其值一般取50Ω~100Ω)；线路板输入接口逻辑门的每个输入端都应串联电阻器(其值一般取100Ω~200Ω)，以防止闩锁； （5）对作为线路板输入接口的应用部位，应防止其输入电位高于电源电位（先加信号源后再加线路板电源就可导致这一现象发生），以防止闩锁。 在ESD作用之下产生的热量由ESD防护结构来承受，当静电放电所产生的热量大于该ESD防护结构所能承受的极限值，该ESD防护组件结构便会烧毁。 如果要能承受更大的ESD放电电流，则必需增加该ESD防护结构的尺寸及布局面积，以提升其承受能力。在进行ESD防护电路的设计时必须全方位地考虑到ESD测试的各种组合。另外，VDD到VSS也要有ESD防护电路。上图是全方位WDS防护电路设计的示意图。