基于VerilogHDL语言的EDA多功能电子钟设计源代码.docVIP

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2018-05-24 发布于河南
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基于VerilogHDL语言的EDA多功能电子钟设计源代码.doc

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基于VerilogHDL语言的EDA多功能电子钟设计源代码

1：24进制 module m24(H,CPH,RD); output [7:0]H; input CPH,RD; reg [7:0]H; always@(negedge RD or posedge CPH) begin if(!RD) H[7:0]=0; else begin if((H[7:4]==2)(H[3:0]==3)) begin H[7:0]=0; end else begin if(H[3:0]==9) begin H[3:0]=0; H[7:4]=H[7:4]+1; end else H[3:0]=H[3:0]+1; end end end endmodule 2：60进制分钟 module m60M(M,CP60M,CPM,RD); output [7:0]M; output CP60M; input CPM; input RD; reg[7:0]M; wire CP60M; always@(negedge RD or posedge CPM) begin if(!RD) begin M[7:0]=0; end else begin if((M[7:4]==5)(M[3:0]==9)) begin M[7:0]=0; end else begin if(M[3:0]==9) begin M[3:0]=0; if(M[7:4]==5) begin M[7:4]=0; end else M[7:4]=M[7:4]+1; end else M[3:0]=M[3:0]+1; end end end assign CP60M=~(M[6]M[4]M[3]M[0]); endmodule 3：60进制秒钟 module m60S(S,CP60S,CPS,RD); output [7:0]S; output CP60S; input CPS; input RD; reg[7:0]S; wire CP60S; always@(negedge RD or posedge CPS) begin if(!RD) begin S[7:0]=0; end else begin if((S[7:4]==5)(S[3:0]==9)) begin S[7:0]=0; end else begin if(S[3:0]==9) begin S[3:0]=0; if(S[7:4]==5) begin S[7:4]=0; end else S[7:4]=S[7:4]+1; end else S[3:0]=S[3:0]+1; end end end assign CP60S=~(S[6]S[4]S[3]S[0]); endmodule 4：校时 module xiaoshi2(CPM,CPH,CPS,CP60M,CP60S,SWM,SWH); output CPM,CPH; input SWM,SWH; input CPS,CP60S,CP60M; reg CPM,CPH; always@(SWM or SWH or CPS or CP60S or CP60M) begin case({SWM,SWH}) 2b01: begin CPM=CPS;CPH=CP60M;end 2b10: begin CPM=CP60S;CPH=CP