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实验十四 VHDL程序设计及文本文件输入练习 实验目的 掌握MaxplusⅡ工具软件的操作 熟练掌握VHDL程序设计 熟练掌握VHDL文本文件输入操作方法 实验内容 掌握VHDL编程要求、规则及结构（参考课件） 掌握MaxplusⅡ工具软件进入文本输入工作区 输入VHDL程序，编译、仿真、建立图形符号 3/8译码器 P108 CASE library ieee; use ieee.std_logic_1164.all; entity decoder is port(signal sel:in std_logic_vector(2 downto 0); signal en:in std_logic; signal y:out std_logic_vector(7 downto 0)); end decoder; architecture behavior of decoder is begin process(sel,en) begin y if(en=1)then case sel is when000=y(0)=0; when001=y(1)=0; when010=y(2)=0; when011=y(3)=0; when100=y(4)=0; when101=y(5)=0;
when110=y(6)=0; when111=y(7)=0; when others=null; end case; end if; end process; end behavior; 七段译码器 P109 library ieee; use ieee.std_logic_1164.all; use iee.std_logic_arith.all; entity bcd is port( d:in std_logic_vectoe(3 downto 0); en:in std_logic; data_out:out std_logic_vector(7 downto 0)); end bcd; architecture bcd ofbcd is begin process begin if(en=1)then case d is when0000=data_out when0001=data_out when0010=data_out when0011=data_out when0100=data_out when0101=data_out when0110=data_out when0111=data_out when1000=data_out when1001=data_out when others=data_out end case; end if; end process; end bcd; 十进制计数器 P117 实验步骤 1、选择文本文件输入区 File/New VHDL，进行文本文件输入，并保存注意（与实体名一致） 2、选择当前工程 File/Project；编译或MaxplusⅡ/Computer 选器