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Design CMOS AOI and XOR or NXOR 一、实验目的 1、进一步学习及掌握cadence图形输入及仿真方法； 2、掌握OAI、XOR、NXOR的设计方法，使之达到设计要求； 3、进一步学会版图制造工艺以及版图设计的基本规则及方法； 4、进一步掌握版图提取(layout extraction)的方法以及版图与线路图対查比较方法(LVS)；； 5、进一步掌握后模拟仿真(post layout simulation)的基本方法； 6、掌握版利用Spectre进行瞬态仿真(tran)以及直流仿真(DC)的方法。 二、实验内容 本实验的主要内容是要设计一个OAI门和一个XOR或NXOR门，进行原理图级设计之后，再封装生成symbol。然后利用Spectre工具分析其瞬态响应。同时学会用cadence virtuoso为这些门设计版图，最后进行LVS使版图与原理图一致。最后再进行版图仿真，并与原理图仿真进行比较。 (一) OAI设计 OAI原理图 根据实验要求绘制的OAI原理图如图一所示。 图一 OAI原理图 2、OAI逻辑功能验证 OAI的逻辑表达式为：，其真值表如下表所示。 输入 输出 A B C D 1 0 0 0 0 1 0 0 0 1 1 0 0 1 0 1 0 0 1 1 1 0 1 0 0 1 0 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 0 0 0 1 1 0 0 1 1 1 0 1 0 1 1 0 1 1 1 1 1 0 0 1 1 1 0 1 0 1 1 1 0 0 1 1 1 1 0 下面利用cadence软件中NC-Verilog仿真工具来验证OAI的逻辑功能。其输出波形如图二所示，由图可知逻辑仿真结果与真值表的逻辑功能完全一致。 图二 OAI逻辑仿真输出波形 3、OAI延时及功耗分析 对上面的OAI原理图进行封装之后，建立如图三所示的OAI_test原理图，原理图主要是用来测量在不同输入的情况下的延时。对于OAI，由于寄生参数的存在使得在不同的输入情况下，延时不同，所以要从以下几种不同的输入情况来分析OAI的延时： 图三 OAI_test原理图 C=1，D=1，A=1，B变化时 当C、D、A为1恒定不变，B变化时，利用瞬态分析(tran)输出波形上升延时和下降延时，如图四、五所示。 图四 C=1，D=1，A=1，B变化时，上升延时 图五 C=1，D=1，A=1，B变化时，下降延时 图六 C=1，D=1，A=1，B变化时，上升延时和下降延时 C=1，D=1，B=1，A变化时 当C、D、B为1恒定不变，A变化时，利用瞬态分析(tran)输出波形下降延时和上升延时，如图七、八所示。 图七 C=1，D=1，B=1，A变化时，下降延时 图八 C=1，D=1，B=1，A变化时，上升延时 图九 C=1，D=1， B=1，A变化时，上升延时和下降延时 C=1，D=1，B=A时 当C、D为1恒定不变，A=B时，AB同时变化时，利用瞬态分析(tran)输出波形上升延时和下降延时，如图十、十一所示。 图十 C=1，D=1，B=A变化时，上升延时 图十一 C=1，D=1，B=A变化时，下降延时 图十二 C=1，D=1， B=A变化时，上升延时和下降延时 ④C、D有一个为0，B=1，A变化 当C、D有一个恒定为0，另一个恒定为1，B=1，A变化时，利用瞬态分析(tran)输出波形上升延时和下降延时，如图十三、十四所示。 图十三 C、D有一个为0，B=1，A变化时上升延时 图十四 C、D有一个为0，B=1，A变化时下降延时 如下图十五所示，是从输出波形上直观的观察输出波形的上升延时和下降延时。 图十五 C、D有一个为0，B=1，A变化时，上升延时和下降延时 ⑤、C、D有一个为0，A=1，B变化 当C、D有一个恒定为0，另一个恒定为1，A=1，B变化时，利用瞬态分析(tran)输出波形上升延时和下降延时，如图十六、十七所示。 图十六 C、D有一个为0，A=1，B变化时上升延时 图十七 C、D有一个为0，A=1，B变化时下降延时 如下图十八所示，是从输出波形上直观的观察输出波形的上升延时和下降延时。 图十八 C、D有一个为0， A=1，B变化时，上升延时和下降延时 经过上面五种情况的分析,为了便于观察，把不同变化情况下的延时总结如下表所示。 输入 输出延时 A B C D 1→0 1 1 1 156.61 135.065 0→1 1 1 1 113.52 1→0 1→0 1 1 155.23 154.22 0→1 0→1 1 1 153.21 1 1→0 1 1 202.40 172.415 1 0→1 1 1 142.4