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Verilog HDL数字系统设计 单鸣雷 shanming2003@126.com 课程主要内容 Verilog的基础知识 Verilog的基本语法 Verilog的组合逻辑和时序逻辑电路设计 Quartus II的学习和应用(上机实验) ModelSim的学习和应用(上机实验) 实例分析与设计(上机实验) Verilog进阶篇 一、Verilog的基础知识 数字系统设计的发展过程 Verilog HDL和VHDL 硬件描述语言的设计流程 1.1 数字系统设计的发展过程 数字系统复杂度在增加 1.1 数字系统设计的发展过程 数字系统的设计手段在发展 传统手工设计 时 间 设计复杂度/自动化程度 CAD:Computer Aided Design CAE:Computer Aided Engineering EDA:Electronic Design Automation ESDA 1.1 数字系统设计的发展过程 传统的设计方法 对数字系统进行功能划分 每块电路：真值表-逻辑化简-逻辑表达式-逻辑线路图 选择元器件，制作电路板 实测与调试（IC:版图、掩膜、流片、测试） 定型 1.1 数字系统设计的发展过程 传统的设计方法的缺点 设计复杂的系统（几十万门以上）的设计、调试极其困难 错误查找、修改困难 设计过程产生大量文档，难以管理 IC：工艺相关，没有互换性 流片后才能测试 1.1 数字系统设计的发展过程 现代的设计方法 选用合适的 EDA仿真工具 选用合适电路图输入和硬件描述语言编辑工具 逐个编写可综合硬件描述语言模块 逐个编写硬件描述语言测试模块 逐个做电路逻辑访真 编写总测试模块 做系统电路逻辑总仿真 1.1 数字系统设计的发展过程 现代的设计方法 选用合适的基本逻辑元件库和宏库 租用或购买必要的IP核 选用合适的综合器 进行综合得到门级电路结构 布局布线，得到时延文件 后仿真 定型， FPGA编码或ASIC投片 1.2 Verilog HDL和VHDL 硬件描述语言（HDL, Hardware Description Language ）是一种用形式化方法来描述数字电路和设计数字逻辑系统的语言。它可以使数字逻辑电路设计者利用这种语言来描述自己的设计思想，然后利用EDA工具进行仿真，再自动综合到门级电路，再用ASIC或FPGA实现其功能 1.2 Verilog HDL和VHDL 硬件描述语言的发展至今已有30多年的历史，并成功地应用于设计的各个阶段 20世纪80年代时，已出现了上百种硬件描述语言 VHDL和Verilog HDL语言适应了标准化趋势的要求，先后成为IEEE标准 1.2 Verilog HDL和VHDL Verilog HDL的发展历史 1.2 Verilog HDL和VHDL VHDL的发展历史 VHDL是VHSIC HDL(Very High Speed Integrated Circuit)的简称 VHDL早在1987年就成为IEEE标准，即IEEE Standard 1076—1987 源于美国国防部(DOD：Depadment of Defense)于80年代初提出的超高速集成电路发展计划，其目标是实现十万门级的设计规模 1.2 Verilog HDL和VHDL Verilog VS VHDL Verilog有较多的第三方工具的支持 应用更广泛 语法结构比VHDL简单 学习起来比VHDL容易 仿真工具比较好使 测试激励模块容易编写 1.2 Verilog HDL和VHDL Verilog VS VHDL VHDL比VerilogHDL早几年成为IEEE标准 语法/结构比较严格，因而编写出的模块风格比较清晰 比较适合由较多的设计人员合作完成的特大型项目（一百万门以上） 1.2 Verilog HDL和VHDL VITAL 系统级 算法级 寄存器传输级 逻辑门级 开关电路级 行为级 的抽象 VerilogHDL 与 VHDL 建 模 能 力 的 比 较 SystemVerilog Verilog VHDL 1.2 Verilog HDL和VHDL Verilog HDL 的抽象级别 系统级(System): 用高级语言结构实现设计模块的外部性能的模型 算法级(Computing): 用高级语言结构实现设计算法的模型 RTL级(Register Transfer Level): 描述数据在寄存器之间流动和如何处理这些数据的模型 门级(Gate-level): 描述逻辑门以及逻辑门之间的