第二章节_FPGA结构与应用幻灯片.pptVIP

FPGA+DSP的应用举例 思考 P61_2-2~2-6 预习 第一次实验：p139_4-3 8位全加器（要求：用原理图输入法和文本VHDL输入法两种方法设计） 边实验边全面复习 * 0 0 0 0 0 1 0 1 0 0 0 0 0 1 0 1 输入 A 输入 B 输入C 输入D 查找表 输出 16x1 RAM 查找表原理 多路选择器 ＝函数发生器 一个N输入查找表 (LUT，Look Up Table)可以实现N个输入变量的任何逻辑功能，如 N输入“与”、 N输入“异或”等。 输入多于N个的函数、方程必须分开用几个查找表（ LUT）实现 输出 查黑 找盒 表子 输入1 输入2 输入3 输入4 什么是查找表? 基于查找表的结构模块 . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC EAB EAB 嵌入式 阵列块 快速通道互连 逻辑单元 逻辑阵列块 (LAB) FPGA内部结构示意图 嵌入式乘法器 锁相环（PLL） LE＝LUT＋可编程FF ＋进位链＋级联链（寄存器链） 1、逻辑单元LE （Logic Element ） 普通模式 算术模式 2、逻辑阵列块LAB Logic Array Block LAB＝16个LE 进位链/寄存器链/直通互连 局部互连 /行互连/列互连/ 图2-38 LAB阵列间互连 连续布线 = 每次设计重复的可预测性和高性能 连续布线 ( Altera 基于查找表（LUT）的 FPGA) LAB LE 3、行/ 列互连（快速通道） 分段布线 = 每次设计不重复的难预测性，性能降低 4、I/O单元与专用输入端口 IO单元结构图 5、嵌入式存储器：由数十个M9K的存储器块构成，每个M9K存储器块具有很强的伸缩性，可实现8192位RAM、ROM、移位寄存器、FIFO。还可通过多种连线与可编程资源实现连接，大大增强了FPGA的性能，扩大了其应用范围。 用M9K构成不同结构的RAM和ROM 输出时钟 D RAM/ROM 256x32 1024x8 4096x2 8192x1 D D D 写脉冲电路 输出宽度32,8,2,1 数据宽度32,8,2,1 地址宽度 8,10,12,13 写使能 输入时钟 6、乘法器、PLL 下面是一个4输入与门的例子 实际逻辑电路 LUT的实现方式 ????????????????????????????????????????????????????????????????????????????????????? ?????????????????????????????????????????????????????????????????????????????????? a,b,c,d 输入 逻辑输出 地址 RAM中存储的内容 0000 0 0000 0 0001 0 0001 0 .... 0 ... 0 1111 1 1111 1 举例： 仍以上述电路为例：????????????????????????????? A、B、C、D由FPGA芯片的管脚输入后进入快速通道，然后作为地址线连到LUT，LUT中已经事先写入了所有可能的逻辑结果，通过地址查找到相应的数据然后输出，这样组合逻辑就实现了。该电路中D触发器是直接利用LUT后面D触发器来实现。 时钟信号CLK由I/O脚输入后进入芯片内部的时钟专用通道，直接连接到触发器的时钟端。 触发器的输出与I/O脚相连，把结果输出到芯片管脚。（以上步骤都是由软件自动完成的，不需要人为干预） FPGA的优点（Advantage） 在组成一些复杂的、特殊的数字系统时显得更加灵活。 FPGA的缺点（Disadvantage） FPGA中大多采用基于静态随机存储器（SRAM）的查找表结构，所以断电后数据便随之消失。 FPGA/CPLD多电压兼容系统 内核电压 3.3V、 2.5V/1.8V/1.2V 接受 2.5V、3.3V 或者 5.0V 输入 输出电位 标准 Vccio 嵌入式逻辑分析仪将一种高效的硬件测试手段和传统的系统测试方法相结合,它可以随设计文件一并下载于目标芯片中，用以捕捉目标芯片内部信号节点处的信息，而又不影响原硬件系统的正常工作。 在实际监测中， Quartus II中的SignalTap II将测得的样本信号暂