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eda南华大学版
Eda 设计报告南华大学版:
--*******************************************************------
--****** This component of the keystable ***************------
--***** Function: scan the keys and filter the nosiy ***------
---------------------------------------------------------------
----------20104470338 electronic imformation engineer----------
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY keystable IS --the entity of keystable
PORT(clk1,keyin : IN STD_LOGIC; --clk1 1024Hz
keyout : OUT STD_LOGIC); --the port of keyout
END ENTITY keystable;
ARCHITECTURE behv of keystable is
SIGNAL KH,KL : STD_LOGIC_VECTOR(3 downto 0);
BEGIN
PROCESS(clk1,keyin)
BEGIN
if clk1event and clk1 = 1 then
if keyin = 0 then KL=KL+1;
else KL=0000; --low
END IF;
END IF;
END PROCESS;
PROCESS(clk1,keyin)
BEGIN
if clk1event and clk1 = 1 then
if keyin = 1 then KH=KH+1;
else KH=0000; --high
END IF;
END IF;
END PROCESS;
PROCESS (clk1,KH,KL)
BEGIN
if clk1event and clk1 = 1 then
if (KH0011) then keyout=1; --putout high
elsif (KL0010) THEN keyout =0; --putout low
END IF;
END IF;
END PROCESS;
END ARCHITECTURE ;
--*******************************************************------
--****** This component of the counter ***************------
--***** Function: conter the clk ***************------
---------------------------------------------------------------
----------20104470338 electronic imformation engineer----------
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
ENTITY counter IS
GENERIC ( n : INTEGER );
PORT(clk,reset,direction,just,en : IN STD_LOGIC;
COUT : OUT STD_LOGIC;
daout: OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END ENTITY counter ;
ARCHITECTURE fun OF co
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