多通道数据分时传送系统.docx

多通道数据分时传送系统设计实验组员：张亚辉2807101019杨海龙2807101010马腾达2807101024老师：　　　姜书艳日期：　　　２０１０年６月１５日　摘要：　　多通道数据分时传送系统原理是，通过数据选择器将并行数据分时一一送出，再通过数据分配器(用译码器实现)将接收到的串行数据分配到其各个相应的输出端口，从而恢复原来的并行数据．　关键字: 计数器，数据选择器（并行数据），数据分配器（并行数据），输出端口一、课程设计题目：　　设计一个多通道数据分时传送系统，数据分配器选用74154，为4～16线译码器，数据选择器选用74151，为8选1数据选择器。　　　具体要求：1）列出真值表； 2）画出逻辑图；　　3）试用Verilog HDL进行仿真；　原理：多路选择器：以用于选择发往总线的ｎ个数据源之一，即从多路信号中选择一路信号输出。多路分配器：可以用于把总线数据送到ｍ个目的地之一，即将总线数据传送到所选择的输出端口。１、真值表：输入并行输出串行输出A B C D E F G H1 2 3 4 5 6 7 8 Ya b c d e f g hａ　０　０　０　０　０　０　００　ｂ　０　０　０　０　０　００　０　ｃ　０　０　０　０　０　０　０　０　ｄ　０　０　０　００　０　０　０　ｅ　０　０　００　０　０　０　０　ｆ　０　００　０　０　０　０　０　ｇ　００　０　０　０　０　０　０　ｈ a b c d e f g h２、逻辑图：方框图原理图原理：74163实现模8的计数器，QA QB QC三个输出分别输出0 0 0,0 0 1,0 1 0,0 1 1，。。。。。1 1 1。控制多路复用器和译码器的输出，多路复用器实现D0,D1,D2,….D7的串行输出，译码器实现Q0,Q1,Q2,…..Q7的并行输出，3、Verilog仿真结果（仿真图）：如果输入ＡＢＣＤＥＦＧ串行输出Ｙ明输入信号ＡＢＣＤＥＦＧＨ分时从Ｙ输出，即实现了数据的分时传送。1234567800000000000000000010000000000000000010000000000000000010000000011 2 3 4 5 6 7 8输出则实现了并行输出二、总结：　　通过对多通道数据分时传送系统的设计与仿真，可以加深对组合逻辑电路和Verilog HDL仿真软件的了解，在逻辑图的设计中我们先把模型简化为数据选择器，数据分配器，输出端３个部分利用真值表得出其组合方式。通过Verilog HDL的仿真模拟，得到输入、输出间的关系。使我们更加了解多通道分时传送系统的功能。